Fix for multiple devices on the scsi bus.
authorMichael McMaster <michael@codesrc.com>
Wed, 19 Sep 2018 12:10:24 +0000 (22:10 +1000)
committerMichael McMaster <michael@codesrc.com>
Wed, 19 Sep 2018 12:10:24 +0000 (22:10 +1000)
80 files changed:
CHANGELOG
software/SCSI2SD/src/config.c
software/SCSI2SD/src/disk.c
software/SCSI2SD/src/scsi.c
software/SCSI2SD/src/scsi.h
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_CTL_PHASE.h
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_Filtered.h
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_Glitch_Ctl.h
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_Out_Bits.h
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_Out_Ctl.h
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_Parity_Error.h
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/SDCard.h
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevice.h
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevice_trm.h
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevicegnu.inc
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevicegnu_trm.inc
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/cydeviceiar.inc
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/cydeviceiar_trm.inc
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevicerv.inc
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevicerv_trm.inc
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfitter.h
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfitter_cfg.c
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfitter_cfg.h
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfittergnu.inc
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfitteriar.inc
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfitterrv.inc
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/cymetadata.c
software/SCSI2SD/v3/SCSI2SD.cydsn/Generated_Source/PSoC5/project.h
software/SCSI2SD/v3/SCSI2SD.cydsn/SCSI2SD.cyfit
software/SCSI2SD/v3/SCSI2SD.cydsn/SCSI2SD.cyprj
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_CTL_PHASE.h
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_Filtered.h
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_Glitch_Ctl.h
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_Out_Bits.h
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_Out_Ctl.h
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_Parity_Error.h
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/SDCard.h
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevice.h
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevice_trm.h
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevicegnu.inc
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevicegnu_trm.inc
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/cydeviceiar.inc
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/cydeviceiar_trm.inc
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevicerv.inc
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevicerv_trm.inc
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfitter.h
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfitter_cfg.c
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfitter_cfg.h
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfittergnu.inc
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfitteriar.inc
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfitterrv.inc
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/cymetadata.c
software/SCSI2SD/v4/SCSI2SD.cydsn/Generated_Source/PSoC5/project.h
software/SCSI2SD/v4/SCSI2SD.cydsn/SCSI2SD.cyfit
software/SCSI2SD/v4/SCSI2SD.cydsn/SCSI2SD.cyprj
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_CTL_PHASE.h
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_Filtered.h
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_Glitch_Ctl.h
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_Out_Bits.h
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_Out_Ctl.h
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/SCSI_Parity_Error.h
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/SDCard.h
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevice.h
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevice_trm.h
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevicegnu.inc
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevicegnu_trm.inc
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/cydeviceiar.inc
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/cydeviceiar_trm.inc
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevicerv.inc
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/cydevicerv_trm.inc
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfitter.h
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfitter_cfg.c
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfitter_cfg.h
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfittergnu.inc
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfitteriar.inc
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/cyfitterrv.inc
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/cymetadata.c
software/SCSI2SD/v5.1/SCSI2SD.cydsn/Generated_Source/PSoC5/project.h
software/SCSI2SD/v5.1/SCSI2SD.cydsn/SCSI2SD.cyfit
software/SCSI2SD/v5.1/SCSI2SD.cydsn/SCSI2SD.cyprj

index 02c01c5..3bd0152 100644 (file)
--- a/CHANGELOG
+++ b/CHANGELOG
@@ -1,3 +1,6 @@
+2018XXXX               4.8.1
+       - Fix bug when writing with multiple SCSI devices on the chain
+
 20180416               4.8
        - Fix Unit Serial Number inquiry page to use return configured serial number
        - Apple mode pages now only sent when in Apple mode.
index 70948f7..ce84013 100755 (executable)
@@ -31,7 +31,7 @@
 \r
 #include <string.h>\r
 \r
-static const uint16_t FIRMWARE_VERSION = 0x0480;\r
+static const uint16_t FIRMWARE_VERSION = 0x0481;\r
 \r
 // 1 flash row\r
 static const uint8_t DEFAULT_CONFIG[256] =\r
index b825164..b8f6c88 100755 (executable)
@@ -637,6 +637,7 @@ void scsiDiskPoll()
                int i = 0;\r
                int scsiDisconnected = 0;\r
                int scsiComplete = 0;\r
+               int clearBSY = 0;\r
                uint32_t lastActivityTime = getTime_ms();\r
                int scsiActive = 0;\r
                int sdActive = 0;\r
@@ -757,16 +758,13 @@ void scsiDiskPoll()
                                scsiComplete = 1;\r
 \r
                                process_Status();\r
-                               process_MessageIn(); // Will go to BUS_FREE state\r
-\r
-                               // Try and prevent anyone else using the SCSI bus while we're not ready.\r
-                               SCSI_SetPin(SCSI_Out_BSY); \r
+                               clearBSY = process_MessageIn(0); // Will go to BUS_FREE state but keeps BSY asserted\r
                        }\r
                }\r
 \r
-               if (scsiComplete)\r
+               if (clearBSY)\r
                {\r
-                       SCSI_ClearPin(SCSI_Out_BSY);\r
+                       enter_BusFree();\r
                }\r
                while (\r
                        !scsiDev.resetFlag &&\r
index 657868d..db37854 100755 (executable)
@@ -40,7 +40,6 @@ ScsiDevice scsiDev;
 \r
 static void enter_SelectionPhase(void);\r
 static void process_SelectionPhase(void);\r
-static void enter_BusFree(void);\r
 static void enter_MessageIn(uint8 message);\r
 static void enter_Status(uint8 status);\r
 static void enter_DataIn(int len);\r
@@ -50,7 +49,7 @@ static void process_Command(void);
 \r
 static void doReserveRelease(void);\r
 \r
-static void enter_BusFree()\r
+void enter_BusFree()\r
 {\r
        // This delay probably isn't needed for most SCSI hosts, but it won't\r
        // hurt either. It's possible some of the samplers needed this delay.\r
@@ -84,7 +83,7 @@ static void enter_MessageIn(uint8 message)
        scsiDev.phase = MESSAGE_IN;\r
 }\r
 \r
-void process_MessageIn()\r
+int process_MessageIn(int releaseBusFree)\r
 {\r
        scsiEnterPhase(MESSAGE_IN);\r
        scsiWriteByte(scsiDev.msgIn);\r
@@ -94,6 +93,7 @@ void process_MessageIn()
                // If there was a parity error, we go\r
                // back to MESSAGE_OUT first, get out parity error message, then come\r
                // back here.\r
+               return 0;\r
        }\r
        else if ((scsiDev.msgIn == MSG_LINKED_COMMAND_COMPLETE) ||\r
                (scsiDev.msgIn == MSG_LINKED_COMMAND_COMPLETE_WITH_FLAG))\r
@@ -107,10 +107,16 @@ void process_MessageIn()
                scsiDev.status = GOOD;\r
                transfer.blocks = 0;\r
                transfer.currentBlock = 0;\r
+               return 0;\r
        }\r
-       else /*if (scsiDev.msgIn == MSG_COMMAND_COMPLETE)*/\r
+       else if (releaseBusFree) /*if (scsiDev.msgIn == MSG_COMMAND_COMPLETE)*/\r
        {\r
                enter_BusFree();\r
+               return 1;\r
+       }\r
+       else\r
+       {\r
+               return 1;\r
        }\r
 }\r
 \r
@@ -1008,7 +1014,7 @@ void scsiPoll(void)
                }\r
                else\r
                {\r
-                       process_MessageIn();\r
+                       process_MessageIn(1);\r
                }\r
 \r
        break;\r
index 63cc83f..d1a9f54 100755 (executable)
@@ -159,7 +159,8 @@ typedef struct
 extern ScsiDevice scsiDev;
 
 void process_Status(void);
-void process_MessageIn(void);
+int process_MessageIn(int releaseBusFree);
+void enter_BusFree(void);
 
 void scsiInit(void);
 void scsiPoll(void);
index f974855..4db2bae 100755 (executable)
 #if !defined(CY_CONTROL_REG_SCSI_CTL_PHASE_H) /* CY_CONTROL_REG_SCSI_CTL_PHASE_H */
 #define CY_CONTROL_REG_SCSI_CTL_PHASE_H
 
-#include "cytypes.h"
+#include "cyfitter.h"
+
+#if ((CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC3) || \
+     (CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC4) || \
+     (CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC5))
+    #include "cytypes.h"
+#else
+    #include "syslib/cy_syslib.h"
+#endif
 
     
 /***************************************
index 87326f5..c64ec62 100755 (executable)
 #if !defined(CY_STATUS_REG_SCSI_Filtered_H) /* CY_STATUS_REG_SCSI_Filtered_H */
 #define CY_STATUS_REG_SCSI_Filtered_H
 
-#include "cytypes.h"
-#include "CyLib.h"
+#include "cyfitter.h"
+
+#if ((CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC3) || \
+     (CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC4) || \
+     (CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC5))
+    #include "cytypes.h"
+    #include "CyLib.h"
+#else
+    #include "syslib/cy_syslib.h"
+#endif
 
     
 /***************************************
index d6c0d24..88e1557 100755 (executable)
 #if !defined(CY_CONTROL_REG_SCSI_Glitch_Ctl_H) /* CY_CONTROL_REG_SCSI_Glitch_Ctl_H */
 #define CY_CONTROL_REG_SCSI_Glitch_Ctl_H
 
-#include "cytypes.h"
+#include "cyfitter.h"
+
+#if ((CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC3) || \
+     (CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC4) || \
+     (CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC5))
+    #include "cytypes.h"
+#else
+    #include "syslib/cy_syslib.h"
+#endif
 
     
 /***************************************
index 94ea62a..1ada4ee 100755 (executable)
 #if !defined(CY_CONTROL_REG_SCSI_Out_Bits_H) /* CY_CONTROL_REG_SCSI_Out_Bits_H */
 #define CY_CONTROL_REG_SCSI_Out_Bits_H
 
-#include "cytypes.h"
+#include "cyfitter.h"
+
+#if ((CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC3) || \
+     (CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC4) || \
+     (CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC5))
+    #include "cytypes.h"
+#else
+    #include "syslib/cy_syslib.h"
+#endif
 
     
 /***************************************
index e473a95..725873f 100755 (executable)
 #if !defined(CY_CONTROL_REG_SCSI_Out_Ctl_H) /* CY_CONTROL_REG_SCSI_Out_Ctl_H */
 #define CY_CONTROL_REG_SCSI_Out_Ctl_H
 
-#include "cytypes.h"
+#include "cyfitter.h"
+
+#if ((CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC3) || \
+     (CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC4) || \
+     (CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC5))
+    #include "cytypes.h"
+#else
+    #include "syslib/cy_syslib.h"
+#endif
 
     
 /***************************************
index 532aff3..de1ddc8 100755 (executable)
 #if !defined(CY_STATUS_REG_SCSI_Parity_Error_H) /* CY_STATUS_REG_SCSI_Parity_Error_H */
 #define CY_STATUS_REG_SCSI_Parity_Error_H
 
-#include "cytypes.h"
-#include "CyLib.h"
+#include "cyfitter.h"
+
+#if ((CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC3) || \
+     (CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC4) || \
+     (CYDEV_CHIP_FAMILY_USED == CYDEV_CHIP_FAMILY_PSOC5))
+    #include "cytypes.h"
+    #include "CyLib.h"
+#else
+    #include "syslib/cy_syslib.h"
+#endif
 
     
 /***************************************
index 6d566df..6a8ae5d 100755 (executable)
 #if !defined(CY_SPIM_SDCard_H)\r
 #define CY_SPIM_SDCard_H\r
 \r
-#include "cytypes.h"\r
 #include "cyfitter.h"\r
-#include "CyLib.h"\r
-\r
-/* Check to see if required defines such as CY_PSOC5A are available */\r
-/* They are defined starting with cy_boot v3.0 */\r
-#if !defined (CY_PSOC5A)\r
-    #error Component SPI_Master_v2_50 requires cy_boot v3.0 or later\r
-#endif /* (CY_PSOC5A) */\r
+#include "cytypes.h"\r
+#include "CyLib.h" /* For CyEnterCriticalSection() and CyExitCriticalSection() functions */\r
 \r
 \r
 /***************************************\r
index e9a0eaf..160bd6a 100755 (executable)
@@ -1,14 +1,14 @@
 /*******************************************************************************\r
 * File Name: cydevice.h\r
 * OBSOLETE: Do not use this file. Use the _trm version instead.\r
-* PSoC Creator  4.0 Update 1\r
+* PSoC Creator  4.1\r
 *\r
 * Description:\r
 * This file provides all of the address values for the entire PSoC device.\r
 * This file is automatically generated by PSoC Creator.\r
 *\r
 ********************************************************************************\r
-* Copyright (c) 2007-2016 Cypress Semiconductor.  All rights reserved.\r
+* Copyright (c) 2007-2017 Cypress Semiconductor.  All rights reserved.\r
 * You may use this file only in accordance with the license, terms, conditions, \r
 * disclaimers, and limitations in the end user license agreement accompanying \r
 * the software package with which this file was provided.\r
index b7f270a..bff26ed 100755 (executable)
@@ -1,14 +1,14 @@
 /*******************************************************************************\r
 * File Name: cydevice_trm.h\r
 * \r
-* PSoC Creator  4.0 Update 1\r
+* PSoC Creator  4.1\r
 *\r
 * Description:\r
 * This file provides all of the address values for the entire PSoC device.\r
 * This file is automatically generated by PSoC Creator.\r
 *\r
 ********************************************************************************\r
-* Copyright (c) 2007-2016 Cypress Semiconductor.  All rights reserved.\r
+* Copyright (c) 2007-2017 Cypress Semiconductor.  All rights reserved.\r
 * You may use this file only in accordance with the license, terms, conditions, \r
 * disclaimers, and limitations in the end user license agreement accompanying \r
 * the software package with which this file was provided.\r
index bacd4b7..5db8be3 100755 (executable)
@@ -1,14 +1,14 @@
 /*******************************************************************************\r
 * File Name: cydevicegnu.inc\r
 * OBSOLETE: Do not use this file. Use the _trm version instead.\r
-* PSoC Creator  4.0 Update 1\r
+* PSoC Creator  4.1\r
 *\r
 * Description:\r
 * This file provides all of the address values for the entire PSoC device.\r
 * This file is automatically generated by PSoC Creator.\r
 *\r
 ********************************************************************************\r
-* Copyright (c) 2007-2016 Cypress Semiconductor.  All rights reserved.\r
+* Copyright (c) 2007-2017 Cypress Semiconductor.  All rights reserved.\r
 * You may use this file only in accordance with the license, terms, conditions, \r
 * disclaimers, and limitations in the end user license agreement accompanying \r
 * the software package with which this file was provided.\r
index 22e5061..e0ed758 100755 (executable)
@@ -1,14 +1,14 @@
 /*******************************************************************************\r
 * File Name: cydevicegnu_trm.inc\r
 * \r
-* PSoC Creator  4.0 Update 1\r
+* PSoC Creator  4.1\r
 *\r
 * Description:\r
 * This file provides all of the address values for the entire PSoC device.\r
 * This file is automatically generated by PSoC Creator.\r
 *\r
 ********************************************************************************\r
-* Copyright (c) 2007-2016 Cypress Semiconductor.  All rights reserved.\r
+* Copyright (c) 2007-2017 Cypress Semiconductor.  All rights reserved.\r
 * You may use this file only in accordance with the license, terms, conditions, \r
 * disclaimers, and limitations in the end user license agreement accompanying \r
 * the software package with which this file was provided.\r
index 019dd7c..6b49c48 100755 (executable)
@@ -1,13 +1,13 @@
 ;\r
 ; File Name: cydeviceiar.inc\r
 ; OBSOLETE: Do not use this file. Use the _trm version instead.\r
-; PSoC Creator  4.0 Update 1\r
+; PSoC Creator  4.1\r
 ;\r
 ; Description:\r
 ; This file provides all of the address values for the entire PSoC device.\r
 ;\r
 ;-------------------------------------------------------------------------------\r
-; Copyright (c) 2007-2016 Cypress Semiconductor.  All rights reserved.\r
+; Copyright (c) 2007-2017 Cypress Semiconductor.  All rights reserved.\r
 ; You may use this file only in accordance with the license, terms, conditions, \r
 ; disclaimers, and limitations in the end user license agreement accompanying \r
 ; the software package with which this file was provided.\r
index 0e2c8a3..c7c07d0 100755 (executable)
@@ -1,13 +1,13 @@
 ;\r
 ; File Name: cydeviceiar_trm.inc\r
 ; \r
-; PSoC Creator  4.0 Update 1\r
+; PSoC Creator  4.1\r
 ;\r
 ; Description:\r
 ; This file provides all of the address values for the entire PSoC device.\r
 ;\r
 ;-------------------------------------------------------------------------------\r
-; Copyright (c) 2007-2016 Cypress Semiconductor.  All rights reserved.\r
+; Copyright (c) 2007-2017 Cypress Semiconductor.  All rights reserved.\r
 ; You may use this file only in accordance with the license, terms, conditions, \r
 ; disclaimers, and limitations in the end user license agreement accompanying \r
 ; the software package with which this file was provided.\r
index 228aba9..e9f2b78 100755 (executable)
@@ -1,13 +1,13 @@
 ;\r
 ; File Name: cydevicerv.inc\r
 ; OBSOLETE: Do not use this file. Use the _trm version instead.\r
-; PSoC Creator  4.0 Update 1\r
+; PSoC Creator  4.1\r
 ;\r
 ; Description:\r
 ; This file provides all of the address values for the entire PSoC device.\r
 ;\r
 ;-------------------------------------------------------------------------------\r
-; Copyright (c) 2007-2016 Cypress Semiconductor.  All rights reserved.\r
+; Copyright (c) 2007-2017 Cypress Semiconductor.  All rights reserved.\r
 ; You may use this file only in accordance with the license, terms, conditions, \r
 ; disclaimers, and limitations in the end user license agreement accompanying \r
 ; the software package with which this file was provided.\r
index 473b655..4a32cab 100755 (executable)
@@ -1,13 +1,13 @@
 ;\r
 ; File Name: cydevicerv_trm.inc\r
 ; \r
-; PSoC Creator  4.0 Update 1\r
+; PSoC Creator  4.1\r
 ;\r
 ; Description:\r
 ; This file provides all of the address values for the entire PSoC device.\r
 ;\r
 ;-------------------------------------------------------------------------------\r
-; Copyright (c) 2007-2016 Cypress Semiconductor.  All rights reserved.\r
+; Copyright (c) 2007-2017 Cypress Semiconductor.  All rights reserved.\r
 ; You may use this file only in accordance with the license, terms, conditions, \r
 ; disclaimers, and limitations in the end user license agreement accompanying \r
 ; the software package with which this file was provided.\r
index 81204e3..e5a6d7b 100755 (executable)
@@ -1,8 +1,52 @@
+/*******************************************************************************\r
+* File Name: cyfitter.h\r
+* \r
+* PSoC Creator  4.1\r
+*\r
+* Description:\r
+* \r
+* This file is automatically generated by PSoC Creator.\r
+*\r
+********************************************************************************\r
+* Copyright (c) 2007-2017 Cypress Semiconductor.  All rights reserved.\r
+* You may use this file only in accordance with the license, terms, conditions, \r
+* disclaimers, and limitations in the end user license agreement accompanying \r
+* the software package with which this file was provided.\r
+********************************************************************************/\r
+\r
 #ifndef INCLUDED_CYFITTER_H\r
 #define INCLUDED_CYFITTER_H\r
 #include "cydevice.h"\r
 #include "cydevice_trm.h"\r
 \r
+/* Debug_Timer_Interrupt */\r
+#define Debug_Timer_Interrupt__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
+#define Debug_Timer_Interrupt__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
+#define Debug_Timer_Interrupt__INTC_MASK 0x01u\r
+#define Debug_Timer_Interrupt__INTC_NUMBER 0u\r
+#define Debug_Timer_Interrupt__INTC_PRIOR_NUM 7u\r
+#define Debug_Timer_Interrupt__INTC_PRIOR_REG CYREG_NVIC_PRI_0\r
+#define Debug_Timer_Interrupt__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
+#define Debug_Timer_Interrupt__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+\r
+/* Debug_Timer_TimerHW */\r
+#define Debug_Timer_TimerHW__CAP0 CYREG_TMR0_CAP0\r
+#define Debug_Timer_TimerHW__CAP1 CYREG_TMR0_CAP1\r
+#define Debug_Timer_TimerHW__CFG0 CYREG_TMR0_CFG0\r
+#define Debug_Timer_TimerHW__CFG1 CYREG_TMR0_CFG1\r
+#define Debug_Timer_TimerHW__CFG2 CYREG_TMR0_CFG2\r
+#define Debug_Timer_TimerHW__CNT_CMP0 CYREG_TMR0_CNT_CMP0\r
+#define Debug_Timer_TimerHW__CNT_CMP1 CYREG_TMR0_CNT_CMP1\r
+#define Debug_Timer_TimerHW__PER0 CYREG_TMR0_PER0\r
+#define Debug_Timer_TimerHW__PER1 CYREG_TMR0_PER1\r
+#define Debug_Timer_TimerHW__PM_ACT_CFG CYREG_PM_ACT_CFG3\r
+#define Debug_Timer_TimerHW__PM_ACT_MSK 0x01u\r
+#define Debug_Timer_TimerHW__PM_STBY_CFG CYREG_PM_STBY_CFG3\r
+#define Debug_Timer_TimerHW__PM_STBY_MSK 0x01u\r
+#define Debug_Timer_TimerHW__RT0 CYREG_TMR0_RT0\r
+#define Debug_Timer_TimerHW__RT1 CYREG_TMR0_RT1\r
+#define Debug_Timer_TimerHW__SR0 CYREG_TMR0_SR0\r
+\r
 /* LED1 */\r
 #define LED1__0__INTTYPE CYREG_PICU12_INTTYPE3\r
 #define LED1__0__MASK 0x08u\r
 #define LED1__SIO_REG_HIFREQ CYREG_PRT12_SIO_REG_HIFREQ\r
 #define LED1__SLW CYREG_PRT12_SLW\r
 \r
-/* SD_CD */\r
-#define SD_CD__0__INTTYPE CYREG_PICU3_INTTYPE6\r
-#define SD_CD__0__MASK 0x40u\r
-#define SD_CD__0__PC CYREG_PRT3_PC6\r
-#define SD_CD__0__PORT 3u\r
-#define SD_CD__0__SHIFT 6u\r
-#define SD_CD__AG CYREG_PRT3_AG\r
-#define SD_CD__AMUX CYREG_PRT3_AMUX\r
-#define SD_CD__BIE CYREG_PRT3_BIE\r
-#define SD_CD__BIT_MASK CYREG_PRT3_BIT_MASK\r
-#define SD_CD__BYP CYREG_PRT3_BYP\r
-#define SD_CD__CTL CYREG_PRT3_CTL\r
-#define SD_CD__DM0 CYREG_PRT3_DM0\r
-#define SD_CD__DM1 CYREG_PRT3_DM1\r
-#define SD_CD__DM2 CYREG_PRT3_DM2\r
-#define SD_CD__DR CYREG_PRT3_DR\r
-#define SD_CD__INP_DIS CYREG_PRT3_INP_DIS\r
-#define SD_CD__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU3_BASE\r
-#define SD_CD__LCD_COM_SEG CYREG_PRT3_LCD_COM_SEG\r
-#define SD_CD__LCD_EN CYREG_PRT3_LCD_EN\r
-#define SD_CD__MASK 0x40u\r
-#define SD_CD__PORT 3u\r
-#define SD_CD__PRT CYREG_PRT3_PRT\r
-#define SD_CD__PRTDSI__CAPS_SEL CYREG_PRT3_CAPS_SEL\r
-#define SD_CD__PRTDSI__DBL_SYNC_IN CYREG_PRT3_DBL_SYNC_IN\r
-#define SD_CD__PRTDSI__OE_SEL0 CYREG_PRT3_OE_SEL0\r
-#define SD_CD__PRTDSI__OE_SEL1 CYREG_PRT3_OE_SEL1\r
-#define SD_CD__PRTDSI__OUT_SEL0 CYREG_PRT3_OUT_SEL0\r
-#define SD_CD__PRTDSI__OUT_SEL1 CYREG_PRT3_OUT_SEL1\r
-#define SD_CD__PRTDSI__SYNC_OUT CYREG_PRT3_SYNC_OUT\r
-#define SD_CD__PS CYREG_PRT3_PS\r
-#define SD_CD__SHIFT 6u\r
-#define SD_CD__SLW CYREG_PRT3_SLW\r
-\r
-/* SD_CS */\r
-#define SD_CS__0__INTTYPE CYREG_PICU3_INTTYPE4\r
-#define SD_CS__0__MASK 0x10u\r
-#define SD_CS__0__PC CYREG_PRT3_PC4\r
-#define SD_CS__0__PORT 3u\r
-#define SD_CS__0__SHIFT 4u\r
-#define SD_CS__AG CYREG_PRT3_AG\r
-#define SD_CS__AMUX CYREG_PRT3_AMUX\r
-#define SD_CS__BIE CYREG_PRT3_BIE\r
-#define SD_CS__BIT_MASK CYREG_PRT3_BIT_MASK\r
-#define SD_CS__BYP CYREG_PRT3_BYP\r
-#define SD_CS__CTL CYREG_PRT3_CTL\r
-#define SD_CS__DM0 CYREG_PRT3_DM0\r
-#define SD_CS__DM1 CYREG_PRT3_DM1\r
-#define SD_CS__DM2 CYREG_PRT3_DM2\r
-#define SD_CS__DR CYREG_PRT3_DR\r
-#define SD_CS__INP_DIS CYREG_PRT3_INP_DIS\r
-#define SD_CS__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU3_BASE\r
-#define SD_CS__LCD_COM_SEG CYREG_PRT3_LCD_COM_SEG\r
-#define SD_CS__LCD_EN CYREG_PRT3_LCD_EN\r
-#define SD_CS__MASK 0x10u\r
-#define SD_CS__PORT 3u\r
-#define SD_CS__PRT CYREG_PRT3_PRT\r
-#define SD_CS__PRTDSI__CAPS_SEL CYREG_PRT3_CAPS_SEL\r
-#define SD_CS__PRTDSI__DBL_SYNC_IN CYREG_PRT3_DBL_SYNC_IN\r
-#define SD_CS__PRTDSI__OE_SEL0 CYREG_PRT3_OE_SEL0\r
-#define SD_CS__PRTDSI__OE_SEL1 CYREG_PRT3_OE_SEL1\r
-#define SD_CS__PRTDSI__OUT_SEL0 CYREG_PRT3_OUT_SEL0\r
-#define SD_CS__PRTDSI__OUT_SEL1 CYREG_PRT3_OUT_SEL1\r
-#define SD_CS__PRTDSI__SYNC_OUT CYREG_PRT3_SYNC_OUT\r
-#define SD_CS__PS CYREG_PRT3_PS\r
-#define SD_CS__SHIFT 4u\r
-#define SD_CS__SLW CYREG_PRT3_SLW\r
-\r
-/* USBFS_arb_int */\r
-#define USBFS_arb_int__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
-#define USBFS_arb_int__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
-#define USBFS_arb_int__INTC_MASK 0x400000u\r
-#define USBFS_arb_int__INTC_NUMBER 22u\r
-#define USBFS_arb_int__INTC_PRIOR_NUM 6u\r
-#define USBFS_arb_int__INTC_PRIOR_REG CYREG_NVIC_PRI_22\r
-#define USBFS_arb_int__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
-#define USBFS_arb_int__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+/* SCSI_CLK */\r
+#define SCSI_CLK__CFG0 CYREG_CLKDIST_DCFG1_CFG0\r
+#define SCSI_CLK__CFG1 CYREG_CLKDIST_DCFG1_CFG1\r
+#define SCSI_CLK__CFG2 CYREG_CLKDIST_DCFG1_CFG2\r
+#define SCSI_CLK__CFG2_SRC_SEL_MASK 0x07u\r
+#define SCSI_CLK__INDEX 0x01u\r
+#define SCSI_CLK__PM_ACT_CFG CYREG_PM_ACT_CFG2\r
+#define SCSI_CLK__PM_ACT_MSK 0x02u\r
+#define SCSI_CLK__PM_STBY_CFG CYREG_PM_STBY_CFG2\r
+#define SCSI_CLK__PM_STBY_MSK 0x02u\r
 \r
-/* USBFS_bus_reset */\r
-#define USBFS_bus_reset__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
-#define USBFS_bus_reset__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
-#define USBFS_bus_reset__INTC_MASK 0x800000u\r
-#define USBFS_bus_reset__INTC_NUMBER 23u\r
-#define USBFS_bus_reset__INTC_PRIOR_NUM 7u\r
-#define USBFS_bus_reset__INTC_PRIOR_REG CYREG_NVIC_PRI_23\r
-#define USBFS_bus_reset__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
-#define USBFS_bus_reset__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+/* SCSI_CTL_PHASE */\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__0__MASK 0x01u\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__0__POS 0\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__1__MASK 0x02u\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__1__POS 1\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_CONTROL_AUX_CTL_REG CYREG_B0_UDB05_06_ACTL\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_CONTROL_CONTROL_REG CYREG_B0_UDB05_06_CTL\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_CONTROL_COUNT_REG CYREG_B0_UDB05_06_CTL\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_COUNT_CONTROL_REG CYREG_B0_UDB05_06_CTL\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_COUNT_COUNT_REG CYREG_B0_UDB05_06_CTL\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_MASK_MASK_REG CYREG_B0_UDB05_06_MSK\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_MASK_PERIOD_REG CYREG_B0_UDB05_06_MSK\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_PERIOD_MASK_REG CYREG_B0_UDB05_06_MSK\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_PERIOD_PERIOD_REG CYREG_B0_UDB05_06_MSK\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__2__MASK 0x04u\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__2__POS 2\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__CONTROL_AUX_CTL_REG CYREG_B0_UDB05_ACTL\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__CONTROL_REG CYREG_B0_UDB05_CTL\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__CONTROL_ST_REG CYREG_B0_UDB05_ST_CTL\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__COUNT_REG CYREG_B0_UDB05_CTL\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__COUNT_ST_REG CYREG_B0_UDB05_ST_CTL\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__MASK 0x07u\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__MASK_CTL_AUX_CTL_REG CYREG_B0_UDB05_MSK_ACTL\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__PER_CTL_AUX_CTL_REG CYREG_B0_UDB05_MSK_ACTL\r
+#define SCSI_CTL_PHASE_Sync_ctrl_reg__PERIOD_REG CYREG_B0_UDB05_MSK\r
 \r
-/* USBFS_Dm */\r
-#define USBFS_Dm__0__INTTYPE CYREG_PICU15_INTTYPE7\r
-#define USBFS_Dm__0__MASK 0x80u\r
-#define USBFS_Dm__0__PC CYREG_IO_PC_PRT15_7_6_PC1\r
-#define USBFS_Dm__0__PORT 15u\r
-#define USBFS_Dm__0__SHIFT 7u\r
-#define USBFS_Dm__AG CYREG_PRT15_AG\r
-#define USBFS_Dm__AMUX CYREG_PRT15_AMUX\r
-#define USBFS_Dm__BIE CYREG_PRT15_BIE\r
-#define USBFS_Dm__BIT_MASK CYREG_PRT15_BIT_MASK\r
-#define USBFS_Dm__BYP CYREG_PRT15_BYP\r
-#define USBFS_Dm__CTL CYREG_PRT15_CTL\r
-#define USBFS_Dm__DM0 CYREG_PRT15_DM0\r
-#define USBFS_Dm__DM1 CYREG_PRT15_DM1\r
-#define USBFS_Dm__DM2 CYREG_PRT15_DM2\r
-#define USBFS_Dm__DR CYREG_PRT15_DR\r
-#define USBFS_Dm__INP_DIS CYREG_PRT15_INP_DIS\r
-#define USBFS_Dm__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU15_BASE\r
-#define USBFS_Dm__LCD_COM_SEG CYREG_PRT15_LCD_COM_SEG\r
-#define USBFS_Dm__LCD_EN CYREG_PRT15_LCD_EN\r
-#define USBFS_Dm__MASK 0x80u\r
-#define USBFS_Dm__PORT 15u\r
-#define USBFS_Dm__PRT CYREG_PRT15_PRT\r
-#define USBFS_Dm__PRTDSI__CAPS_SEL CYREG_PRT15_CAPS_SEL\r
-#define USBFS_Dm__PRTDSI__DBL_SYNC_IN CYREG_PRT15_DBL_SYNC_IN\r
-#define USBFS_Dm__PRTDSI__OE_SEL0 CYREG_PRT15_OE_SEL0\r
-#define USBFS_Dm__PRTDSI__OE_SEL1 CYREG_PRT15_OE_SEL1\r
-#define USBFS_Dm__PRTDSI__OUT_SEL0 CYREG_PRT15_OUT_SEL0\r
-#define USBFS_Dm__PRTDSI__OUT_SEL1 CYREG_PRT15_OUT_SEL1\r
-#define USBFS_Dm__PRTDSI__SYNC_OUT CYREG_PRT15_SYNC_OUT\r
-#define USBFS_Dm__PS CYREG_PRT15_PS\r
-#define USBFS_Dm__SHIFT 7u\r
-#define USBFS_Dm__SLW CYREG_PRT15_SLW\r
+/* SCSI_Filtered */\r
+#define SCSI_Filtered_sts_sts_reg__0__MASK 0x01u\r
+#define SCSI_Filtered_sts_sts_reg__0__POS 0\r
+#define SCSI_Filtered_sts_sts_reg__1__MASK 0x02u\r
+#define SCSI_Filtered_sts_sts_reg__1__POS 1\r
+#define SCSI_Filtered_sts_sts_reg__16BIT_STATUS_AUX_CTL_REG CYREG_B0_UDB02_03_ACTL\r
+#define SCSI_Filtered_sts_sts_reg__16BIT_STATUS_REG CYREG_B0_UDB02_03_ST\r
+#define SCSI_Filtered_sts_sts_reg__2__MASK 0x04u\r
+#define SCSI_Filtered_sts_sts_reg__2__POS 2\r
+#define SCSI_Filtered_sts_sts_reg__3__MASK 0x08u\r
+#define SCSI_Filtered_sts_sts_reg__3__POS 3\r
+#define SCSI_Filtered_sts_sts_reg__4__MASK 0x10u\r
+#define SCSI_Filtered_sts_sts_reg__4__POS 4\r
+#define SCSI_Filtered_sts_sts_reg__MASK 0x1Fu\r
+#define SCSI_Filtered_sts_sts_reg__MASK_REG CYREG_B0_UDB02_MSK\r
+#define SCSI_Filtered_sts_sts_reg__STATUS_AUX_CTL_REG CYREG_B0_UDB02_ACTL\r
+#define SCSI_Filtered_sts_sts_reg__STATUS_REG CYREG_B0_UDB02_ST\r
 \r
-/* USBFS_Dp */\r
-#define USBFS_Dp__0__INTTYPE CYREG_PICU15_INTTYPE6\r
-#define USBFS_Dp__0__MASK 0x40u\r
-#define USBFS_Dp__0__PC CYREG_IO_PC_PRT15_7_6_PC0\r
-#define USBFS_Dp__0__PORT 15u\r
-#define USBFS_Dp__0__SHIFT 6u\r
-#define USBFS_Dp__AG CYREG_PRT15_AG\r
-#define USBFS_Dp__AMUX CYREG_PRT15_AMUX\r
-#define USBFS_Dp__BIE CYREG_PRT15_BIE\r
-#define USBFS_Dp__BIT_MASK CYREG_PRT15_BIT_MASK\r
-#define USBFS_Dp__BYP CYREG_PRT15_BYP\r
-#define USBFS_Dp__CTL CYREG_PRT15_CTL\r
-#define USBFS_Dp__DM0 CYREG_PRT15_DM0\r
-#define USBFS_Dp__DM1 CYREG_PRT15_DM1\r
-#define USBFS_Dp__DM2 CYREG_PRT15_DM2\r
-#define USBFS_Dp__DR CYREG_PRT15_DR\r
-#define USBFS_Dp__INP_DIS CYREG_PRT15_INP_DIS\r
-#define USBFS_Dp__INTSTAT CYREG_PICU15_INTSTAT\r
-#define USBFS_Dp__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU15_BASE\r
-#define USBFS_Dp__LCD_COM_SEG CYREG_PRT15_LCD_COM_SEG\r
-#define USBFS_Dp__LCD_EN CYREG_PRT15_LCD_EN\r
-#define USBFS_Dp__MASK 0x40u\r
-#define USBFS_Dp__PORT 15u\r
-#define USBFS_Dp__PRT CYREG_PRT15_PRT\r
-#define USBFS_Dp__PRTDSI__CAPS_SEL CYREG_PRT15_CAPS_SEL\r
-#define USBFS_Dp__PRTDSI__DBL_SYNC_IN CYREG_PRT15_DBL_SYNC_IN\r
-#define USBFS_Dp__PRTDSI__OE_SEL0 CYREG_PRT15_OE_SEL0\r
-#define USBFS_Dp__PRTDSI__OE_SEL1 CYREG_PRT15_OE_SEL1\r
-#define USBFS_Dp__PRTDSI__OUT_SEL0 CYREG_PRT15_OUT_SEL0\r
-#define USBFS_Dp__PRTDSI__OUT_SEL1 CYREG_PRT15_OUT_SEL1\r
-#define USBFS_Dp__PRTDSI__SYNC_OUT CYREG_PRT15_SYNC_OUT\r
-#define USBFS_Dp__PS CYREG_PRT15_PS\r
-#define USBFS_Dp__SHIFT 6u\r
-#define USBFS_Dp__SLW CYREG_PRT15_SLW\r
-#define USBFS_Dp__SNAP CYREG_PICU_15_SNAP_15\r
+/* SCSI_Glitch_Ctl */\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__0__MASK 0x01u\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__0__POS 0\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_CONTROL_AUX_CTL_REG CYREG_B0_UDB07_08_ACTL\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_CONTROL_CONTROL_REG CYREG_B0_UDB07_08_CTL\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_CONTROL_COUNT_REG CYREG_B0_UDB07_08_CTL\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_COUNT_CONTROL_REG CYREG_B0_UDB07_08_CTL\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_COUNT_COUNT_REG CYREG_B0_UDB07_08_CTL\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_MASK_MASK_REG CYREG_B0_UDB07_08_MSK\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_MASK_PERIOD_REG CYREG_B0_UDB07_08_MSK\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_PERIOD_MASK_REG CYREG_B0_UDB07_08_MSK\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_PERIOD_PERIOD_REG CYREG_B0_UDB07_08_MSK\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__CONTROL_AUX_CTL_REG CYREG_B0_UDB07_ACTL\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__CONTROL_REG CYREG_B0_UDB07_CTL\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__CONTROL_ST_REG CYREG_B0_UDB07_ST_CTL\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__COUNT_REG CYREG_B0_UDB07_CTL\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__COUNT_ST_REG CYREG_B0_UDB07_ST_CTL\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__MASK 0x01u\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__MASK_CTL_AUX_CTL_REG CYREG_B0_UDB07_MSK_ACTL\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__PER_CTL_AUX_CTL_REG CYREG_B0_UDB07_MSK_ACTL\r
+#define SCSI_Glitch_Ctl_Sync_ctrl_reg__PERIOD_REG CYREG_B0_UDB07_MSK\r
 \r
-/* USBFS_dp_int */\r
-#define USBFS_dp_int__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
-#define USBFS_dp_int__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
-#define USBFS_dp_int__INTC_MASK 0x1000u\r
-#define USBFS_dp_int__INTC_NUMBER 12u\r
-#define USBFS_dp_int__INTC_PRIOR_NUM 7u\r
-#define USBFS_dp_int__INTC_PRIOR_REG CYREG_NVIC_PRI_12\r
-#define USBFS_dp_int__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
-#define USBFS_dp_int__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
-\r
-/* USBFS_ep_0 */\r
-#define USBFS_ep_0__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
-#define USBFS_ep_0__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
-#define USBFS_ep_0__INTC_MASK 0x1000000u\r
-#define USBFS_ep_0__INTC_NUMBER 24u\r
-#define USBFS_ep_0__INTC_PRIOR_NUM 7u\r
-#define USBFS_ep_0__INTC_PRIOR_REG CYREG_NVIC_PRI_24\r
-#define USBFS_ep_0__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
-#define USBFS_ep_0__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
-\r
-/* USBFS_ep_1 */\r
-#define USBFS_ep_1__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
-#define USBFS_ep_1__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
-#define USBFS_ep_1__INTC_MASK 0x80u\r
-#define USBFS_ep_1__INTC_NUMBER 7u\r
-#define USBFS_ep_1__INTC_PRIOR_NUM 7u\r
-#define USBFS_ep_1__INTC_PRIOR_REG CYREG_NVIC_PRI_7\r
-#define USBFS_ep_1__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
-#define USBFS_ep_1__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
-\r
-/* USBFS_ep_2 */\r
-#define USBFS_ep_2__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
-#define USBFS_ep_2__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
-#define USBFS_ep_2__INTC_MASK 0x100u\r
-#define USBFS_ep_2__INTC_NUMBER 8u\r
-#define USBFS_ep_2__INTC_PRIOR_NUM 7u\r
-#define USBFS_ep_2__INTC_PRIOR_REG CYREG_NVIC_PRI_8\r
-#define USBFS_ep_2__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
-#define USBFS_ep_2__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
-\r
-/* USBFS_ep_3 */\r
-#define USBFS_ep_3__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
-#define USBFS_ep_3__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
-#define USBFS_ep_3__INTC_MASK 0x200u\r
-#define USBFS_ep_3__INTC_NUMBER 9u\r
-#define USBFS_ep_3__INTC_PRIOR_NUM 7u\r
-#define USBFS_ep_3__INTC_PRIOR_REG CYREG_NVIC_PRI_9\r
-#define USBFS_ep_3__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
-#define USBFS_ep_3__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
-\r
-/* USBFS_ep_4 */\r
-#define USBFS_ep_4__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
-#define USBFS_ep_4__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
-#define USBFS_ep_4__INTC_MASK 0x400u\r
-#define USBFS_ep_4__INTC_NUMBER 10u\r
-#define USBFS_ep_4__INTC_PRIOR_NUM 7u\r
-#define USBFS_ep_4__INTC_PRIOR_REG CYREG_NVIC_PRI_10\r
-#define USBFS_ep_4__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
-#define USBFS_ep_4__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
-\r
-/* USBFS_sof_int */\r
-#define USBFS_sof_int__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
-#define USBFS_sof_int__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
-#define USBFS_sof_int__INTC_MASK 0x200000u\r
-#define USBFS_sof_int__INTC_NUMBER 21u\r
-#define USBFS_sof_int__INTC_PRIOR_NUM 7u\r
-#define USBFS_sof_int__INTC_PRIOR_REG CYREG_NVIC_PRI_21\r
-#define USBFS_sof_int__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
-#define USBFS_sof_int__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
-\r
-/* USBFS_USB */\r
-#define USBFS_USB__ARB_CFG CYREG_USB_ARB_CFG\r
-#define USBFS_USB__ARB_EP1_CFG CYREG_USB_ARB_EP1_CFG\r
-#define USBFS_USB__ARB_EP1_INT_EN CYREG_USB_ARB_EP1_INT_EN\r
-#define USBFS_USB__ARB_EP1_SR CYREG_USB_ARB_EP1_SR\r
-#define USBFS_USB__ARB_EP2_CFG CYREG_USB_ARB_EP2_CFG\r
-#define USBFS_USB__ARB_EP2_INT_EN CYREG_USB_ARB_EP2_INT_EN\r
-#define USBFS_USB__ARB_EP2_SR CYREG_USB_ARB_EP2_SR\r
-#define USBFS_USB__ARB_EP3_CFG CYREG_USB_ARB_EP3_CFG\r
-#define USBFS_USB__ARB_EP3_INT_EN CYREG_USB_ARB_EP3_INT_EN\r
-#define USBFS_USB__ARB_EP3_SR CYREG_USB_ARB_EP3_SR\r
-#define USBFS_USB__ARB_EP4_CFG CYREG_USB_ARB_EP4_CFG\r
-#define USBFS_USB__ARB_EP4_INT_EN CYREG_USB_ARB_EP4_INT_EN\r
-#define USBFS_USB__ARB_EP4_SR CYREG_USB_ARB_EP4_SR\r
-#define USBFS_USB__ARB_EP5_CFG CYREG_USB_ARB_EP5_CFG\r
-#define USBFS_USB__ARB_EP5_INT_EN CYREG_USB_ARB_EP5_INT_EN\r
-#define USBFS_USB__ARB_EP5_SR CYREG_USB_ARB_EP5_SR\r
-#define USBFS_USB__ARB_EP6_CFG CYREG_USB_ARB_EP6_CFG\r
-#define USBFS_USB__ARB_EP6_INT_EN CYREG_USB_ARB_EP6_INT_EN\r
-#define USBFS_USB__ARB_EP6_SR CYREG_USB_ARB_EP6_SR\r
-#define USBFS_USB__ARB_EP7_CFG CYREG_USB_ARB_EP7_CFG\r
-#define USBFS_USB__ARB_EP7_INT_EN CYREG_USB_ARB_EP7_INT_EN\r
-#define USBFS_USB__ARB_EP7_SR CYREG_USB_ARB_EP7_SR\r
-#define USBFS_USB__ARB_EP8_CFG CYREG_USB_ARB_EP8_CFG\r
-#define USBFS_USB__ARB_EP8_INT_EN CYREG_USB_ARB_EP8_INT_EN\r
-#define USBFS_USB__ARB_EP8_SR CYREG_USB_ARB_EP8_SR\r
-#define USBFS_USB__ARB_INT_EN CYREG_USB_ARB_INT_EN\r
-#define USBFS_USB__ARB_INT_SR CYREG_USB_ARB_INT_SR\r
-#define USBFS_USB__ARB_RW1_DR CYREG_USB_ARB_RW1_DR\r
-#define USBFS_USB__ARB_RW1_RA CYREG_USB_ARB_RW1_RA\r
-#define USBFS_USB__ARB_RW1_RA_MSB CYREG_USB_ARB_RW1_RA_MSB\r
-#define USBFS_USB__ARB_RW1_WA CYREG_USB_ARB_RW1_WA\r
-#define USBFS_USB__ARB_RW1_WA_MSB CYREG_USB_ARB_RW1_WA_MSB\r
-#define USBFS_USB__ARB_RW2_DR CYREG_USB_ARB_RW2_DR\r
-#define USBFS_USB__ARB_RW2_RA CYREG_USB_ARB_RW2_RA\r
-#define USBFS_USB__ARB_RW2_RA_MSB CYREG_USB_ARB_RW2_RA_MSB\r
-#define USBFS_USB__ARB_RW2_WA CYREG_USB_ARB_RW2_WA\r
-#define USBFS_USB__ARB_RW2_WA_MSB CYREG_USB_ARB_RW2_WA_MSB\r
-#define USBFS_USB__ARB_RW3_DR CYREG_USB_ARB_RW3_DR\r
-#define USBFS_USB__ARB_RW3_RA CYREG_USB_ARB_RW3_RA\r
-#define USBFS_USB__ARB_RW3_RA_MSB CYREG_USB_ARB_RW3_RA_MSB\r
-#define USBFS_USB__ARB_RW3_WA CYREG_USB_ARB_RW3_WA\r
-#define USBFS_USB__ARB_RW3_WA_MSB CYREG_USB_ARB_RW3_WA_MSB\r
-#define USBFS_USB__ARB_RW4_DR CYREG_USB_ARB_RW4_DR\r
-#define USBFS_USB__ARB_RW4_RA CYREG_USB_ARB_RW4_RA\r
-#define USBFS_USB__ARB_RW4_RA_MSB CYREG_USB_ARB_RW4_RA_MSB\r
-#define USBFS_USB__ARB_RW4_WA CYREG_USB_ARB_RW4_WA\r
-#define USBFS_USB__ARB_RW4_WA_MSB CYREG_USB_ARB_RW4_WA_MSB\r
-#define USBFS_USB__ARB_RW5_DR CYREG_USB_ARB_RW5_DR\r
-#define USBFS_USB__ARB_RW5_RA CYREG_USB_ARB_RW5_RA\r
-#define USBFS_USB__ARB_RW5_RA_MSB CYREG_USB_ARB_RW5_RA_MSB\r
-#define USBFS_USB__ARB_RW5_WA CYREG_USB_ARB_RW5_WA\r
-#define USBFS_USB__ARB_RW5_WA_MSB CYREG_USB_ARB_RW5_WA_MSB\r
-#define USBFS_USB__ARB_RW6_DR CYREG_USB_ARB_RW6_DR\r
-#define USBFS_USB__ARB_RW6_RA CYREG_USB_ARB_RW6_RA\r
-#define USBFS_USB__ARB_RW6_RA_MSB CYREG_USB_ARB_RW6_RA_MSB\r
-#define USBFS_USB__ARB_RW6_WA CYREG_USB_ARB_RW6_WA\r
-#define USBFS_USB__ARB_RW6_WA_MSB CYREG_USB_ARB_RW6_WA_MSB\r
-#define USBFS_USB__ARB_RW7_DR CYREG_USB_ARB_RW7_DR\r
-#define USBFS_USB__ARB_RW7_RA CYREG_USB_ARB_RW7_RA\r
-#define USBFS_USB__ARB_RW7_RA_MSB CYREG_USB_ARB_RW7_RA_MSB\r
-#define USBFS_USB__ARB_RW7_WA CYREG_USB_ARB_RW7_WA\r
-#define USBFS_USB__ARB_RW7_WA_MSB CYREG_USB_ARB_RW7_WA_MSB\r
-#define USBFS_USB__ARB_RW8_DR CYREG_USB_ARB_RW8_DR\r
-#define USBFS_USB__ARB_RW8_RA CYREG_USB_ARB_RW8_RA\r
-#define USBFS_USB__ARB_RW8_RA_MSB CYREG_USB_ARB_RW8_RA_MSB\r
-#define USBFS_USB__ARB_RW8_WA CYREG_USB_ARB_RW8_WA\r
-#define USBFS_USB__ARB_RW8_WA_MSB CYREG_USB_ARB_RW8_WA_MSB\r
-#define USBFS_USB__BUF_SIZE CYREG_USB_BUF_SIZE\r
-#define USBFS_USB__BUS_RST_CNT CYREG_USB_BUS_RST_CNT\r
-#define USBFS_USB__CR0 CYREG_USB_CR0\r
-#define USBFS_USB__CR1 CYREG_USB_CR1\r
-#define USBFS_USB__CWA CYREG_USB_CWA\r
-#define USBFS_USB__CWA_MSB CYREG_USB_CWA_MSB\r
-#define USBFS_USB__DMA_THRES CYREG_USB_DMA_THRES\r
-#define USBFS_USB__DMA_THRES_MSB CYREG_USB_DMA_THRES_MSB\r
-#define USBFS_USB__DYN_RECONFIG CYREG_USB_DYN_RECONFIG\r
-#define USBFS_USB__EP_ACTIVE CYREG_USB_EP_ACTIVE\r
-#define USBFS_USB__EP_TYPE CYREG_USB_EP_TYPE\r
-#define USBFS_USB__EP0_CNT CYREG_USB_EP0_CNT\r
-#define USBFS_USB__EP0_CR CYREG_USB_EP0_CR\r
-#define USBFS_USB__EP0_DR0 CYREG_USB_EP0_DR0\r
-#define USBFS_USB__EP0_DR1 CYREG_USB_EP0_DR1\r
-#define USBFS_USB__EP0_DR2 CYREG_USB_EP0_DR2\r
-#define USBFS_USB__EP0_DR3 CYREG_USB_EP0_DR3\r
-#define USBFS_USB__EP0_DR4 CYREG_USB_EP0_DR4\r
-#define USBFS_USB__EP0_DR5 CYREG_USB_EP0_DR5\r
-#define USBFS_USB__EP0_DR6 CYREG_USB_EP0_DR6\r
-#define USBFS_USB__EP0_DR7 CYREG_USB_EP0_DR7\r
-#define USBFS_USB__MEM_DATA CYREG_USB_MEM_DATA_MBASE\r
-#define USBFS_USB__PM_ACT_CFG CYREG_PM_ACT_CFG5\r
-#define USBFS_USB__PM_ACT_MSK 0x01u\r
-#define USBFS_USB__PM_STBY_CFG CYREG_PM_STBY_CFG5\r
-#define USBFS_USB__PM_STBY_MSK 0x01u\r
-#define USBFS_USB__SIE_EP_INT_EN CYREG_USB_SIE_EP_INT_EN\r
-#define USBFS_USB__SIE_EP_INT_SR CYREG_USB_SIE_EP_INT_SR\r
-#define USBFS_USB__SIE_EP1_CNT0 CYREG_USB_SIE_EP1_CNT0\r
-#define USBFS_USB__SIE_EP1_CNT1 CYREG_USB_SIE_EP1_CNT1\r
-#define USBFS_USB__SIE_EP1_CR0 CYREG_USB_SIE_EP1_CR0\r
-#define USBFS_USB__SIE_EP2_CNT0 CYREG_USB_SIE_EP2_CNT0\r
-#define USBFS_USB__SIE_EP2_CNT1 CYREG_USB_SIE_EP2_CNT1\r
-#define USBFS_USB__SIE_EP2_CR0 CYREG_USB_SIE_EP2_CR0\r
-#define USBFS_USB__SIE_EP3_CNT0 CYREG_USB_SIE_EP3_CNT0\r
-#define USBFS_USB__SIE_EP3_CNT1 CYREG_USB_SIE_EP3_CNT1\r
-#define USBFS_USB__SIE_EP3_CR0 CYREG_USB_SIE_EP3_CR0\r
-#define USBFS_USB__SIE_EP4_CNT0 CYREG_USB_SIE_EP4_CNT0\r
-#define USBFS_USB__SIE_EP4_CNT1 CYREG_USB_SIE_EP4_CNT1\r
-#define USBFS_USB__SIE_EP4_CR0 CYREG_USB_SIE_EP4_CR0\r
-#define USBFS_USB__SIE_EP5_CNT0 CYREG_USB_SIE_EP5_CNT0\r
-#define USBFS_USB__SIE_EP5_CNT1 CYREG_USB_SIE_EP5_CNT1\r
-#define USBFS_USB__SIE_EP5_CR0 CYREG_USB_SIE_EP5_CR0\r
-#define USBFS_USB__SIE_EP6_CNT0 CYREG_USB_SIE_EP6_CNT0\r
-#define USBFS_USB__SIE_EP6_CNT1 CYREG_USB_SIE_EP6_CNT1\r
-#define USBFS_USB__SIE_EP6_CR0 CYREG_USB_SIE_EP6_CR0\r
-#define USBFS_USB__SIE_EP7_CNT0 CYREG_USB_SIE_EP7_CNT0\r
-#define USBFS_USB__SIE_EP7_CNT1 CYREG_USB_SIE_EP7_CNT1\r
-#define USBFS_USB__SIE_EP7_CR0 CYREG_USB_SIE_EP7_CR0\r
-#define USBFS_USB__SIE_EP8_CNT0 CYREG_USB_SIE_EP8_CNT0\r
-#define USBFS_USB__SIE_EP8_CNT1 CYREG_USB_SIE_EP8_CNT1\r
-#define USBFS_USB__SIE_EP8_CR0 CYREG_USB_SIE_EP8_CR0\r
-#define USBFS_USB__SOF0 CYREG_USB_SOF0\r
-#define USBFS_USB__SOF1 CYREG_USB_SOF1\r
-#define USBFS_USB__USB_CLK_EN CYREG_USB_USB_CLK_EN\r
-#define USBFS_USB__USBIO_CR0 CYREG_USB_USBIO_CR0\r
-#define USBFS_USB__USBIO_CR1 CYREG_USB_USBIO_CR1\r
-\r
-/* SDCard_BSPIM */\r
-#define SDCard_BSPIM_BitCounter__16BIT_CONTROL_AUX_CTL_REG CYREG_B1_UDB04_05_ACTL\r
-#define SDCard_BSPIM_BitCounter__16BIT_CONTROL_CONTROL_REG CYREG_B1_UDB04_05_CTL\r
-#define SDCard_BSPIM_BitCounter__16BIT_CONTROL_COUNT_REG CYREG_B1_UDB04_05_CTL\r
-#define SDCard_BSPIM_BitCounter__16BIT_COUNT_CONTROL_REG CYREG_B1_UDB04_05_CTL\r
-#define SDCard_BSPIM_BitCounter__16BIT_COUNT_COUNT_REG CYREG_B1_UDB04_05_CTL\r
-#define SDCard_BSPIM_BitCounter__16BIT_MASK_MASK_REG CYREG_B1_UDB04_05_MSK\r
-#define SDCard_BSPIM_BitCounter__16BIT_MASK_PERIOD_REG CYREG_B1_UDB04_05_MSK\r
-#define SDCard_BSPIM_BitCounter__16BIT_PERIOD_MASK_REG CYREG_B1_UDB04_05_MSK\r
-#define SDCard_BSPIM_BitCounter__16BIT_PERIOD_PERIOD_REG CYREG_B1_UDB04_05_MSK\r
-#define SDCard_BSPIM_BitCounter__CONTROL_AUX_CTL_REG CYREG_B1_UDB04_ACTL\r
-#define SDCard_BSPIM_BitCounter__CONTROL_REG CYREG_B1_UDB04_CTL\r
-#define SDCard_BSPIM_BitCounter__CONTROL_ST_REG CYREG_B1_UDB04_ST_CTL\r
-#define SDCard_BSPIM_BitCounter__COUNT_REG CYREG_B1_UDB04_CTL\r
-#define SDCard_BSPIM_BitCounter__COUNT_ST_REG CYREG_B1_UDB04_ST_CTL\r
-#define SDCard_BSPIM_BitCounter__MASK_CTL_AUX_CTL_REG CYREG_B1_UDB04_MSK_ACTL\r
-#define SDCard_BSPIM_BitCounter__PER_CTL_AUX_CTL_REG CYREG_B1_UDB04_MSK_ACTL\r
-#define SDCard_BSPIM_BitCounter__PERIOD_REG CYREG_B1_UDB04_MSK\r
-#define SDCard_BSPIM_BitCounter_ST__16BIT_STATUS_AUX_CTL_REG CYREG_B1_UDB04_05_ACTL\r
-#define SDCard_BSPIM_BitCounter_ST__16BIT_STATUS_REG CYREG_B1_UDB04_05_ST\r
-#define SDCard_BSPIM_BitCounter_ST__MASK_REG CYREG_B1_UDB04_MSK\r
-#define SDCard_BSPIM_BitCounter_ST__MASK_ST_AUX_CTL_REG CYREG_B1_UDB04_MSK_ACTL\r
-#define SDCard_BSPIM_BitCounter_ST__PER_ST_AUX_CTL_REG CYREG_B1_UDB04_MSK_ACTL\r
-#define SDCard_BSPIM_BitCounter_ST__STATUS_AUX_CTL_REG CYREG_B1_UDB04_ACTL\r
-#define SDCard_BSPIM_BitCounter_ST__STATUS_CNT_REG CYREG_B1_UDB04_ST_CTL\r
-#define SDCard_BSPIM_BitCounter_ST__STATUS_CONTROL_REG CYREG_B1_UDB04_ST_CTL\r
-#define SDCard_BSPIM_BitCounter_ST__STATUS_REG CYREG_B1_UDB04_ST\r
-#define SDCard_BSPIM_RxStsReg__16BIT_STATUS_AUX_CTL_REG CYREG_B1_UDB08_09_ACTL\r
-#define SDCard_BSPIM_RxStsReg__16BIT_STATUS_REG CYREG_B1_UDB08_09_ST\r
-#define SDCard_BSPIM_RxStsReg__4__MASK 0x10u\r
-#define SDCard_BSPIM_RxStsReg__4__POS 4\r
-#define SDCard_BSPIM_RxStsReg__5__MASK 0x20u\r
-#define SDCard_BSPIM_RxStsReg__5__POS 5\r
-#define SDCard_BSPIM_RxStsReg__6__MASK 0x40u\r
-#define SDCard_BSPIM_RxStsReg__6__POS 6\r
-#define SDCard_BSPIM_RxStsReg__MASK 0x70u\r
-#define SDCard_BSPIM_RxStsReg__MASK_REG CYREG_B1_UDB08_MSK\r
-#define SDCard_BSPIM_RxStsReg__MASK_ST_AUX_CTL_REG CYREG_B1_UDB08_MSK_ACTL\r
-#define SDCard_BSPIM_RxStsReg__PER_ST_AUX_CTL_REG CYREG_B1_UDB08_MSK_ACTL\r
-#define SDCard_BSPIM_RxStsReg__STATUS_AUX_CTL_REG CYREG_B1_UDB08_ACTL\r
-#define SDCard_BSPIM_RxStsReg__STATUS_CNT_REG CYREG_B1_UDB08_ST_CTL\r
-#define SDCard_BSPIM_RxStsReg__STATUS_CONTROL_REG CYREG_B1_UDB08_ST_CTL\r
-#define SDCard_BSPIM_RxStsReg__STATUS_REG CYREG_B1_UDB08_ST\r
-#define SDCard_BSPIM_sR8_Dp_u0__16BIT_A0_REG CYREG_B1_UDB04_05_A0\r
-#define SDCard_BSPIM_sR8_Dp_u0__16BIT_A1_REG CYREG_B1_UDB04_05_A1\r
-#define SDCard_BSPIM_sR8_Dp_u0__16BIT_D0_REG CYREG_B1_UDB04_05_D0\r
-#define SDCard_BSPIM_sR8_Dp_u0__16BIT_D1_REG CYREG_B1_UDB04_05_D1\r
-#define SDCard_BSPIM_sR8_Dp_u0__16BIT_DP_AUX_CTL_REG CYREG_B1_UDB04_05_ACTL\r
-#define SDCard_BSPIM_sR8_Dp_u0__16BIT_F0_REG CYREG_B1_UDB04_05_F0\r
-#define SDCard_BSPIM_sR8_Dp_u0__16BIT_F1_REG CYREG_B1_UDB04_05_F1\r
-#define SDCard_BSPIM_sR8_Dp_u0__A0_A1_REG CYREG_B1_UDB04_A0_A1\r
-#define SDCard_BSPIM_sR8_Dp_u0__A0_REG CYREG_B1_UDB04_A0\r
-#define SDCard_BSPIM_sR8_Dp_u0__A1_REG CYREG_B1_UDB04_A1\r
-#define SDCard_BSPIM_sR8_Dp_u0__D0_D1_REG CYREG_B1_UDB04_D0_D1\r
-#define SDCard_BSPIM_sR8_Dp_u0__D0_REG CYREG_B1_UDB04_D0\r
-#define SDCard_BSPIM_sR8_Dp_u0__D1_REG CYREG_B1_UDB04_D1\r
-#define SDCard_BSPIM_sR8_Dp_u0__DP_AUX_CTL_REG CYREG_B1_UDB04_ACTL\r
-#define SDCard_BSPIM_sR8_Dp_u0__F0_F1_REG CYREG_B1_UDB04_F0_F1\r
-#define SDCard_BSPIM_sR8_Dp_u0__F0_REG CYREG_B1_UDB04_F0\r
-#define SDCard_BSPIM_sR8_Dp_u0__F1_REG CYREG_B1_UDB04_F1\r
-#define SDCard_BSPIM_sR8_Dp_u0__MSK_DP_AUX_CTL_REG CYREG_B1_UDB04_MSK_ACTL\r
-#define SDCard_BSPIM_sR8_Dp_u0__PER_DP_AUX_CTL_REG CYREG_B1_UDB04_MSK_ACTL\r
-#define SDCard_BSPIM_TxStsReg__0__MASK 0x01u\r
-#define SDCard_BSPIM_TxStsReg__0__POS 0\r
-#define SDCard_BSPIM_TxStsReg__1__MASK 0x02u\r
-#define SDCard_BSPIM_TxStsReg__1__POS 1\r
-#define SDCard_BSPIM_TxStsReg__16BIT_STATUS_AUX_CTL_REG CYREG_B1_UDB07_08_ACTL\r
-#define SDCard_BSPIM_TxStsReg__16BIT_STATUS_REG CYREG_B1_UDB07_08_ST\r
-#define SDCard_BSPIM_TxStsReg__2__MASK 0x04u\r
-#define SDCard_BSPIM_TxStsReg__2__POS 2\r
-#define SDCard_BSPIM_TxStsReg__3__MASK 0x08u\r
-#define SDCard_BSPIM_TxStsReg__3__POS 3\r
-#define SDCard_BSPIM_TxStsReg__4__MASK 0x10u\r
-#define SDCard_BSPIM_TxStsReg__4__POS 4\r
-#define SDCard_BSPIM_TxStsReg__MASK 0x1Fu\r
-#define SDCard_BSPIM_TxStsReg__MASK_REG CYREG_B1_UDB07_MSK\r
-#define SDCard_BSPIM_TxStsReg__STATUS_AUX_CTL_REG CYREG_B1_UDB07_ACTL\r
-#define SDCard_BSPIM_TxStsReg__STATUS_REG CYREG_B1_UDB07_ST\r
-\r
-/* SD_SCK */\r
-#define SD_SCK__0__INTTYPE CYREG_PICU3_INTTYPE2\r
-#define SD_SCK__0__MASK 0x04u\r
-#define SD_SCK__0__PC CYREG_PRT3_PC2\r
-#define SD_SCK__0__PORT 3u\r
-#define SD_SCK__0__SHIFT 2u\r
-#define SD_SCK__AG CYREG_PRT3_AG\r
-#define SD_SCK__AMUX CYREG_PRT3_AMUX\r
-#define SD_SCK__BIE CYREG_PRT3_BIE\r
-#define SD_SCK__BIT_MASK CYREG_PRT3_BIT_MASK\r
-#define SD_SCK__BYP CYREG_PRT3_BYP\r
-#define SD_SCK__CTL CYREG_PRT3_CTL\r
-#define SD_SCK__DM0 CYREG_PRT3_DM0\r
-#define SD_SCK__DM1 CYREG_PRT3_DM1\r
-#define SD_SCK__DM2 CYREG_PRT3_DM2\r
-#define SD_SCK__DR CYREG_PRT3_DR\r
-#define SD_SCK__INP_DIS CYREG_PRT3_INP_DIS\r
-#define SD_SCK__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU3_BASE\r
-#define SD_SCK__LCD_COM_SEG CYREG_PRT3_LCD_COM_SEG\r
-#define SD_SCK__LCD_EN CYREG_PRT3_LCD_EN\r
-#define SD_SCK__MASK 0x04u\r
-#define SD_SCK__PORT 3u\r
-#define SD_SCK__PRT CYREG_PRT3_PRT\r
-#define SD_SCK__PRTDSI__CAPS_SEL CYREG_PRT3_CAPS_SEL\r
-#define SD_SCK__PRTDSI__DBL_SYNC_IN CYREG_PRT3_DBL_SYNC_IN\r
-#define SD_SCK__PRTDSI__OE_SEL0 CYREG_PRT3_OE_SEL0\r
-#define SD_SCK__PRTDSI__OE_SEL1 CYREG_PRT3_OE_SEL1\r
-#define SD_SCK__PRTDSI__OUT_SEL0 CYREG_PRT3_OUT_SEL0\r
-#define SD_SCK__PRTDSI__OUT_SEL1 CYREG_PRT3_OUT_SEL1\r
-#define SD_SCK__PRTDSI__SYNC_OUT CYREG_PRT3_SYNC_OUT\r
-#define SD_SCK__PS CYREG_PRT3_PS\r
-#define SD_SCK__SHIFT 2u\r
-#define SD_SCK__SLW CYREG_PRT3_SLW\r
-\r
-/* SCSI_In */\r
-#define SCSI_In__0__AG CYREG_PRT2_AG\r
-#define SCSI_In__0__AMUX CYREG_PRT2_AMUX\r
-#define SCSI_In__0__BIE CYREG_PRT2_BIE\r
-#define SCSI_In__0__BIT_MASK CYREG_PRT2_BIT_MASK\r
-#define SCSI_In__0__BYP CYREG_PRT2_BYP\r
-#define SCSI_In__0__CTL CYREG_PRT2_CTL\r
-#define SCSI_In__0__DM0 CYREG_PRT2_DM0\r
-#define SCSI_In__0__DM1 CYREG_PRT2_DM1\r
-#define SCSI_In__0__DM2 CYREG_PRT2_DM2\r
-#define SCSI_In__0__DR CYREG_PRT2_DR\r
-#define SCSI_In__0__INP_DIS CYREG_PRT2_INP_DIS\r
-#define SCSI_In__0__INTTYPE CYREG_PICU2_INTTYPE0\r
-#define SCSI_In__0__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
-#define SCSI_In__0__LCD_EN CYREG_PRT2_LCD_EN\r
-#define SCSI_In__0__MASK 0x01u\r
-#define SCSI_In__0__PC CYREG_PRT2_PC0\r
-#define SCSI_In__0__PORT 2u\r
-#define SCSI_In__0__PRT CYREG_PRT2_PRT\r
-#define SCSI_In__0__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
-#define SCSI_In__0__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
-#define SCSI_In__0__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
-#define SCSI_In__0__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
-#define SCSI_In__0__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
-#define SCSI_In__0__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
-#define SCSI_In__0__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
-#define SCSI_In__0__PS CYREG_PRT2_PS\r
-#define SCSI_In__0__SHIFT 0u\r
-#define SCSI_In__0__SLW CYREG_PRT2_SLW\r
-#define SCSI_In__1__AG CYREG_PRT6_AG\r
-#define SCSI_In__1__AMUX CYREG_PRT6_AMUX\r
-#define SCSI_In__1__BIE CYREG_PRT6_BIE\r
-#define SCSI_In__1__BIT_MASK CYREG_PRT6_BIT_MASK\r
-#define SCSI_In__1__BYP CYREG_PRT6_BYP\r
-#define SCSI_In__1__CTL CYREG_PRT6_CTL\r
-#define SCSI_In__1__DM0 CYREG_PRT6_DM0\r
-#define SCSI_In__1__DM1 CYREG_PRT6_DM1\r
-#define SCSI_In__1__DM2 CYREG_PRT6_DM2\r
-#define SCSI_In__1__DR CYREG_PRT6_DR\r
-#define SCSI_In__1__INP_DIS CYREG_PRT6_INP_DIS\r
-#define SCSI_In__1__INTTYPE CYREG_PICU6_INTTYPE7\r
-#define SCSI_In__1__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
-#define SCSI_In__1__LCD_EN CYREG_PRT6_LCD_EN\r
-#define SCSI_In__1__MASK 0x80u\r
-#define SCSI_In__1__PC CYREG_PRT6_PC7\r
-#define SCSI_In__1__PORT 6u\r
-#define SCSI_In__1__PRT CYREG_PRT6_PRT\r
-#define SCSI_In__1__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
-#define SCSI_In__1__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
-#define SCSI_In__1__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
-#define SCSI_In__1__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
-#define SCSI_In__1__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
-#define SCSI_In__1__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
-#define SCSI_In__1__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
-#define SCSI_In__1__PS CYREG_PRT6_PS\r
-#define SCSI_In__1__SHIFT 7u\r
-#define SCSI_In__1__SLW CYREG_PRT6_SLW\r
-#define SCSI_In__2__AG CYREG_PRT5_AG\r
-#define SCSI_In__2__AMUX CYREG_PRT5_AMUX\r
-#define SCSI_In__2__BIE CYREG_PRT5_BIE\r
-#define SCSI_In__2__BIT_MASK CYREG_PRT5_BIT_MASK\r
-#define SCSI_In__2__BYP CYREG_PRT5_BYP\r
-#define SCSI_In__2__CTL CYREG_PRT5_CTL\r
-#define SCSI_In__2__DM0 CYREG_PRT5_DM0\r
-#define SCSI_In__2__DM1 CYREG_PRT5_DM1\r
-#define SCSI_In__2__DM2 CYREG_PRT5_DM2\r
-#define SCSI_In__2__DR CYREG_PRT5_DR\r
-#define SCSI_In__2__INP_DIS CYREG_PRT5_INP_DIS\r
-#define SCSI_In__2__INTTYPE CYREG_PICU5_INTTYPE1\r
-#define SCSI_In__2__LCD_COM_SEG CYREG_PRT5_LCD_COM_SEG\r
-#define SCSI_In__2__LCD_EN CYREG_PRT5_LCD_EN\r
-#define SCSI_In__2__MASK 0x02u\r
-#define SCSI_In__2__PC CYREG_PRT5_PC1\r
-#define SCSI_In__2__PORT 5u\r
-#define SCSI_In__2__PRT CYREG_PRT5_PRT\r
-#define SCSI_In__2__PRTDSI__CAPS_SEL CYREG_PRT5_CAPS_SEL\r
-#define SCSI_In__2__PRTDSI__DBL_SYNC_IN CYREG_PRT5_DBL_SYNC_IN\r
-#define SCSI_In__2__PRTDSI__OE_SEL0 CYREG_PRT5_OE_SEL0\r
-#define SCSI_In__2__PRTDSI__OE_SEL1 CYREG_PRT5_OE_SEL1\r
-#define SCSI_In__2__PRTDSI__OUT_SEL0 CYREG_PRT5_OUT_SEL0\r
-#define SCSI_In__2__PRTDSI__OUT_SEL1 CYREG_PRT5_OUT_SEL1\r
-#define SCSI_In__2__PRTDSI__SYNC_OUT CYREG_PRT5_SYNC_OUT\r
-#define SCSI_In__2__PS CYREG_PRT5_PS\r
-#define SCSI_In__2__SHIFT 1u\r
-#define SCSI_In__2__SLW CYREG_PRT5_SLW\r
-#define SCSI_In__3__AG CYREG_PRT5_AG\r
-#define SCSI_In__3__AMUX CYREG_PRT5_AMUX\r
-#define SCSI_In__3__BIE CYREG_PRT5_BIE\r
-#define SCSI_In__3__BIT_MASK CYREG_PRT5_BIT_MASK\r
-#define SCSI_In__3__BYP CYREG_PRT5_BYP\r
-#define SCSI_In__3__CTL CYREG_PRT5_CTL\r
-#define SCSI_In__3__DM0 CYREG_PRT5_DM0\r
-#define SCSI_In__3__DM1 CYREG_PRT5_DM1\r
-#define SCSI_In__3__DM2 CYREG_PRT5_DM2\r
-#define SCSI_In__3__DR CYREG_PRT5_DR\r
-#define SCSI_In__3__INP_DIS CYREG_PRT5_INP_DIS\r
-#define SCSI_In__3__INTTYPE CYREG_PICU5_INTTYPE2\r
-#define SCSI_In__3__LCD_COM_SEG CYREG_PRT5_LCD_COM_SEG\r
-#define SCSI_In__3__LCD_EN CYREG_PRT5_LCD_EN\r
-#define SCSI_In__3__MASK 0x04u\r
-#define SCSI_In__3__PC CYREG_PRT5_PC2\r
-#define SCSI_In__3__PORT 5u\r
-#define SCSI_In__3__PRT CYREG_PRT5_PRT\r
-#define SCSI_In__3__PRTDSI__CAPS_SEL CYREG_PRT5_CAPS_SEL\r
-#define SCSI_In__3__PRTDSI__DBL_SYNC_IN CYREG_PRT5_DBL_SYNC_IN\r
-#define SCSI_In__3__PRTDSI__OE_SEL0 CYREG_PRT5_OE_SEL0\r
-#define SCSI_In__3__PRTDSI__OE_SEL1 CYREG_PRT5_OE_SEL1\r
-#define SCSI_In__3__PRTDSI__OUT_SEL0 CYREG_PRT5_OUT_SEL0\r
-#define SCSI_In__3__PRTDSI__OUT_SEL1 CYREG_PRT5_OUT_SEL1\r
-#define SCSI_In__3__PRTDSI__SYNC_OUT CYREG_PRT5_SYNC_OUT\r
-#define SCSI_In__3__PS CYREG_PRT5_PS\r
-#define SCSI_In__3__SHIFT 2u\r
-#define SCSI_In__3__SLW CYREG_PRT5_SLW\r
-#define SCSI_In__4__AG CYREG_PRT5_AG\r
-#define SCSI_In__4__AMUX CYREG_PRT5_AMUX\r
-#define SCSI_In__4__BIE CYREG_PRT5_BIE\r
-#define SCSI_In__4__BIT_MASK CYREG_PRT5_BIT_MASK\r
-#define SCSI_In__4__BYP CYREG_PRT5_BYP\r
-#define SCSI_In__4__CTL CYREG_PRT5_CTL\r
-#define SCSI_In__4__DM0 CYREG_PRT5_DM0\r
-#define SCSI_In__4__DM1 CYREG_PRT5_DM1\r
-#define SCSI_In__4__DM2 CYREG_PRT5_DM2\r
-#define SCSI_In__4__DR CYREG_PRT5_DR\r
-#define SCSI_In__4__INP_DIS CYREG_PRT5_INP_DIS\r
-#define SCSI_In__4__INTTYPE CYREG_PICU5_INTTYPE3\r
-#define SCSI_In__4__LCD_COM_SEG CYREG_PRT5_LCD_COM_SEG\r
-#define SCSI_In__4__LCD_EN CYREG_PRT5_LCD_EN\r
-#define SCSI_In__4__MASK 0x08u\r
-#define SCSI_In__4__PC CYREG_PRT5_PC3\r
-#define SCSI_In__4__PORT 5u\r
-#define SCSI_In__4__PRT CYREG_PRT5_PRT\r
-#define SCSI_In__4__PRTDSI__CAPS_SEL CYREG_PRT5_CAPS_SEL\r
-#define SCSI_In__4__PRTDSI__DBL_SYNC_IN CYREG_PRT5_DBL_SYNC_IN\r
-#define SCSI_In__4__PRTDSI__OE_SEL0 CYREG_PRT5_OE_SEL0\r
-#define SCSI_In__4__PRTDSI__OE_SEL1 CYREG_PRT5_OE_SEL1\r
-#define SCSI_In__4__PRTDSI__OUT_SEL0 CYREG_PRT5_OUT_SEL0\r
-#define SCSI_In__4__PRTDSI__OUT_SEL1 CYREG_PRT5_OUT_SEL1\r
-#define SCSI_In__4__PRTDSI__SYNC_OUT CYREG_PRT5_SYNC_OUT\r
-#define SCSI_In__4__PS CYREG_PRT5_PS\r
-#define SCSI_In__4__SHIFT 3u\r
-#define SCSI_In__4__SLW CYREG_PRT5_SLW\r
-#define SCSI_In__CD__AG CYREG_PRT5_AG\r
-#define SCSI_In__CD__AMUX CYREG_PRT5_AMUX\r
-#define SCSI_In__CD__BIE CYREG_PRT5_BIE\r
-#define SCSI_In__CD__BIT_MASK CYREG_PRT5_BIT_MASK\r
-#define SCSI_In__CD__BYP CYREG_PRT5_BYP\r
-#define SCSI_In__CD__CTL CYREG_PRT5_CTL\r
-#define SCSI_In__CD__DM0 CYREG_PRT5_DM0\r
-#define SCSI_In__CD__DM1 CYREG_PRT5_DM1\r
-#define SCSI_In__CD__DM2 CYREG_PRT5_DM2\r
-#define SCSI_In__CD__DR CYREG_PRT5_DR\r
-#define SCSI_In__CD__INP_DIS CYREG_PRT5_INP_DIS\r
-#define SCSI_In__CD__INTTYPE CYREG_PICU5_INTTYPE1\r
-#define SCSI_In__CD__LCD_COM_SEG CYREG_PRT5_LCD_COM_SEG\r
-#define SCSI_In__CD__LCD_EN CYREG_PRT5_LCD_EN\r
-#define SCSI_In__CD__MASK 0x02u\r
-#define SCSI_In__CD__PC CYREG_PRT5_PC1\r
-#define SCSI_In__CD__PORT 5u\r
-#define SCSI_In__CD__PRT CYREG_PRT5_PRT\r
-#define SCSI_In__CD__PRTDSI__CAPS_SEL CYREG_PRT5_CAPS_SEL\r
-#define SCSI_In__CD__PRTDSI__DBL_SYNC_IN CYREG_PRT5_DBL_SYNC_IN\r
-#define SCSI_In__CD__PRTDSI__OE_SEL0 CYREG_PRT5_OE_SEL0\r
-#define SCSI_In__CD__PRTDSI__OE_SEL1 CYREG_PRT5_OE_SEL1\r
-#define SCSI_In__CD__PRTDSI__OUT_SEL0 CYREG_PRT5_OUT_SEL0\r
-#define SCSI_In__CD__PRTDSI__OUT_SEL1 CYREG_PRT5_OUT_SEL1\r
-#define SCSI_In__CD__PRTDSI__SYNC_OUT CYREG_PRT5_SYNC_OUT\r
-#define SCSI_In__CD__PS CYREG_PRT5_PS\r
-#define SCSI_In__CD__SHIFT 1u\r
-#define SCSI_In__CD__SLW CYREG_PRT5_SLW\r
-#define SCSI_In__DBP__AG CYREG_PRT2_AG\r
-#define SCSI_In__DBP__AMUX CYREG_PRT2_AMUX\r
-#define SCSI_In__DBP__BIE CYREG_PRT2_BIE\r
-#define SCSI_In__DBP__BIT_MASK CYREG_PRT2_BIT_MASK\r
-#define SCSI_In__DBP__BYP CYREG_PRT2_BYP\r
-#define SCSI_In__DBP__CTL CYREG_PRT2_CTL\r
-#define SCSI_In__DBP__DM0 CYREG_PRT2_DM0\r
-#define SCSI_In__DBP__DM1 CYREG_PRT2_DM1\r
-#define SCSI_In__DBP__DM2 CYREG_PRT2_DM2\r
-#define SCSI_In__DBP__DR CYREG_PRT2_DR\r
-#define SCSI_In__DBP__INP_DIS CYREG_PRT2_INP_DIS\r
-#define SCSI_In__DBP__INTTYPE CYREG_PICU2_INTTYPE0\r
-#define SCSI_In__DBP__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
-#define SCSI_In__DBP__LCD_EN CYREG_PRT2_LCD_EN\r
-#define SCSI_In__DBP__MASK 0x01u\r
-#define SCSI_In__DBP__PC CYREG_PRT2_PC0\r
-#define SCSI_In__DBP__PORT 2u\r
-#define SCSI_In__DBP__PRT CYREG_PRT2_PRT\r
-#define SCSI_In__DBP__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
-#define SCSI_In__DBP__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
-#define SCSI_In__DBP__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
-#define SCSI_In__DBP__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
-#define SCSI_In__DBP__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
-#define SCSI_In__DBP__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
-#define SCSI_In__DBP__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
-#define SCSI_In__DBP__PS CYREG_PRT2_PS\r
-#define SCSI_In__DBP__SHIFT 0u\r
-#define SCSI_In__DBP__SLW CYREG_PRT2_SLW\r
-#define SCSI_In__IO__AG CYREG_PRT5_AG\r
-#define SCSI_In__IO__AMUX CYREG_PRT5_AMUX\r
-#define SCSI_In__IO__BIE CYREG_PRT5_BIE\r
-#define SCSI_In__IO__BIT_MASK CYREG_PRT5_BIT_MASK\r
-#define SCSI_In__IO__BYP CYREG_PRT5_BYP\r
-#define SCSI_In__IO__CTL CYREG_PRT5_CTL\r
-#define SCSI_In__IO__DM0 CYREG_PRT5_DM0\r
-#define SCSI_In__IO__DM1 CYREG_PRT5_DM1\r
-#define SCSI_In__IO__DM2 CYREG_PRT5_DM2\r
-#define SCSI_In__IO__DR CYREG_PRT5_DR\r
-#define SCSI_In__IO__INP_DIS CYREG_PRT5_INP_DIS\r
-#define SCSI_In__IO__INTTYPE CYREG_PICU5_INTTYPE3\r
-#define SCSI_In__IO__LCD_COM_SEG CYREG_PRT5_LCD_COM_SEG\r
-#define SCSI_In__IO__LCD_EN CYREG_PRT5_LCD_EN\r
-#define SCSI_In__IO__MASK 0x08u\r
-#define SCSI_In__IO__PC CYREG_PRT5_PC3\r
-#define SCSI_In__IO__PORT 5u\r
-#define SCSI_In__IO__PRT CYREG_PRT5_PRT\r
-#define SCSI_In__IO__PRTDSI__CAPS_SEL CYREG_PRT5_CAPS_SEL\r
-#define SCSI_In__IO__PRTDSI__DBL_SYNC_IN CYREG_PRT5_DBL_SYNC_IN\r
-#define SCSI_In__IO__PRTDSI__OE_SEL0 CYREG_PRT5_OE_SEL0\r
-#define SCSI_In__IO__PRTDSI__OE_SEL1 CYREG_PRT5_OE_SEL1\r
-#define SCSI_In__IO__PRTDSI__OUT_SEL0 CYREG_PRT5_OUT_SEL0\r
-#define SCSI_In__IO__PRTDSI__OUT_SEL1 CYREG_PRT5_OUT_SEL1\r
-#define SCSI_In__IO__PRTDSI__SYNC_OUT CYREG_PRT5_SYNC_OUT\r
-#define SCSI_In__IO__PS CYREG_PRT5_PS\r
-#define SCSI_In__IO__SHIFT 3u\r
-#define SCSI_In__IO__SLW CYREG_PRT5_SLW\r
-#define SCSI_In__MSG__AG CYREG_PRT6_AG\r
-#define SCSI_In__MSG__AMUX CYREG_PRT6_AMUX\r
-#define SCSI_In__MSG__BIE CYREG_PRT6_BIE\r
-#define SCSI_In__MSG__BIT_MASK CYREG_PRT6_BIT_MASK\r
-#define SCSI_In__MSG__BYP CYREG_PRT6_BYP\r
-#define SCSI_In__MSG__CTL CYREG_PRT6_CTL\r
-#define SCSI_In__MSG__DM0 CYREG_PRT6_DM0\r
-#define SCSI_In__MSG__DM1 CYREG_PRT6_DM1\r
-#define SCSI_In__MSG__DM2 CYREG_PRT6_DM2\r
-#define SCSI_In__MSG__DR CYREG_PRT6_DR\r
-#define SCSI_In__MSG__INP_DIS CYREG_PRT6_INP_DIS\r
-#define SCSI_In__MSG__INTTYPE CYREG_PICU6_INTTYPE7\r
-#define SCSI_In__MSG__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
-#define SCSI_In__MSG__LCD_EN CYREG_PRT6_LCD_EN\r
-#define SCSI_In__MSG__MASK 0x80u\r
-#define SCSI_In__MSG__PC CYREG_PRT6_PC7\r
-#define SCSI_In__MSG__PORT 6u\r
-#define SCSI_In__MSG__PRT CYREG_PRT6_PRT\r
-#define SCSI_In__MSG__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
-#define SCSI_In__MSG__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
-#define SCSI_In__MSG__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
-#define SCSI_In__MSG__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
-#define SCSI_In__MSG__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
-#define SCSI_In__MSG__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
-#define SCSI_In__MSG__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
-#define SCSI_In__MSG__PS CYREG_PRT6_PS\r
-#define SCSI_In__MSG__SHIFT 7u\r
-#define SCSI_In__MSG__SLW CYREG_PRT6_SLW\r
-#define SCSI_In__REQ__AG CYREG_PRT5_AG\r
-#define SCSI_In__REQ__AMUX CYREG_PRT5_AMUX\r
-#define SCSI_In__REQ__BIE CYREG_PRT5_BIE\r
-#define SCSI_In__REQ__BIT_MASK CYREG_PRT5_BIT_MASK\r
-#define SCSI_In__REQ__BYP CYREG_PRT5_BYP\r
-#define SCSI_In__REQ__CTL CYREG_PRT5_CTL\r
-#define SCSI_In__REQ__DM0 CYREG_PRT5_DM0\r
-#define SCSI_In__REQ__DM1 CYREG_PRT5_DM1\r
-#define SCSI_In__REQ__DM2 CYREG_PRT5_DM2\r
-#define SCSI_In__REQ__DR CYREG_PRT5_DR\r
-#define SCSI_In__REQ__INP_DIS CYREG_PRT5_INP_DIS\r
-#define SCSI_In__REQ__INTTYPE CYREG_PICU5_INTTYPE2\r
-#define SCSI_In__REQ__LCD_COM_SEG CYREG_PRT5_LCD_COM_SEG\r
-#define SCSI_In__REQ__LCD_EN CYREG_PRT5_LCD_EN\r
-#define SCSI_In__REQ__MASK 0x04u\r
-#define SCSI_In__REQ__PC CYREG_PRT5_PC2\r
-#define SCSI_In__REQ__PORT 5u\r
-#define SCSI_In__REQ__PRT CYREG_PRT5_PRT\r
-#define SCSI_In__REQ__PRTDSI__CAPS_SEL CYREG_PRT5_CAPS_SEL\r
-#define SCSI_In__REQ__PRTDSI__DBL_SYNC_IN CYREG_PRT5_DBL_SYNC_IN\r
-#define SCSI_In__REQ__PRTDSI__OE_SEL0 CYREG_PRT5_OE_SEL0\r
-#define SCSI_In__REQ__PRTDSI__OE_SEL1 CYREG_PRT5_OE_SEL1\r
-#define SCSI_In__REQ__PRTDSI__OUT_SEL0 CYREG_PRT5_OUT_SEL0\r
-#define SCSI_In__REQ__PRTDSI__OUT_SEL1 CYREG_PRT5_OUT_SEL1\r
-#define SCSI_In__REQ__PRTDSI__SYNC_OUT CYREG_PRT5_SYNC_OUT\r
-#define SCSI_In__REQ__PS CYREG_PRT5_PS\r
-#define SCSI_In__REQ__SHIFT 2u\r
-#define SCSI_In__REQ__SLW CYREG_PRT5_SLW\r
-\r
-/* SCSI_In_DBx */\r
-#define SCSI_In_DBx__0__AG CYREG_PRT12_AG\r
-#define SCSI_In_DBx__0__BIE CYREG_PRT12_BIE\r
-#define SCSI_In_DBx__0__BIT_MASK CYREG_PRT12_BIT_MASK\r
-#define SCSI_In_DBx__0__BYP CYREG_PRT12_BYP\r
-#define SCSI_In_DBx__0__DM0 CYREG_PRT12_DM0\r
-#define SCSI_In_DBx__0__DM1 CYREG_PRT12_DM1\r
-#define SCSI_In_DBx__0__DM2 CYREG_PRT12_DM2\r
-#define SCSI_In_DBx__0__DR CYREG_PRT12_DR\r
-#define SCSI_In_DBx__0__INP_DIS CYREG_PRT12_INP_DIS\r
-#define SCSI_In_DBx__0__INTTYPE CYREG_PICU12_INTTYPE4\r
-#define SCSI_In_DBx__0__MASK 0x10u\r
-#define SCSI_In_DBx__0__PC CYREG_PRT12_PC4\r
-#define SCSI_In_DBx__0__PORT 12u\r
-#define SCSI_In_DBx__0__PRT CYREG_PRT12_PRT\r
-#define SCSI_In_DBx__0__PRTDSI__DBL_SYNC_IN CYREG_PRT12_DBL_SYNC_IN\r
-#define SCSI_In_DBx__0__PRTDSI__OE_SEL0 CYREG_PRT12_OE_SEL0\r
-#define SCSI_In_DBx__0__PRTDSI__OE_SEL1 CYREG_PRT12_OE_SEL1\r
-#define SCSI_In_DBx__0__PRTDSI__OUT_SEL0 CYREG_PRT12_OUT_SEL0\r
-#define SCSI_In_DBx__0__PRTDSI__OUT_SEL1 CYREG_PRT12_OUT_SEL1\r
-#define SCSI_In_DBx__0__PRTDSI__SYNC_OUT CYREG_PRT12_SYNC_OUT\r
-#define SCSI_In_DBx__0__PS CYREG_PRT12_PS\r
-#define SCSI_In_DBx__0__SHIFT 4u\r
-#define SCSI_In_DBx__0__SIO_CFG CYREG_PRT12_SIO_CFG\r
-#define SCSI_In_DBx__0__SIO_DIFF CYREG_PRT12_SIO_DIFF\r
-#define SCSI_In_DBx__0__SIO_HYST_EN CYREG_PRT12_SIO_HYST_EN\r
-#define SCSI_In_DBx__0__SIO_REG_HIFREQ CYREG_PRT12_SIO_REG_HIFREQ\r
-#define SCSI_In_DBx__0__SLW CYREG_PRT12_SLW\r
-#define SCSI_In_DBx__1__AG CYREG_PRT2_AG\r
-#define SCSI_In_DBx__1__AMUX CYREG_PRT2_AMUX\r
-#define SCSI_In_DBx__1__BIE CYREG_PRT2_BIE\r
-#define SCSI_In_DBx__1__BIT_MASK CYREG_PRT2_BIT_MASK\r
-#define SCSI_In_DBx__1__BYP CYREG_PRT2_BYP\r
-#define SCSI_In_DBx__1__CTL CYREG_PRT2_CTL\r
-#define SCSI_In_DBx__1__DM0 CYREG_PRT2_DM0\r
-#define SCSI_In_DBx__1__DM1 CYREG_PRT2_DM1\r
-#define SCSI_In_DBx__1__DM2 CYREG_PRT2_DM2\r
-#define SCSI_In_DBx__1__DR CYREG_PRT2_DR\r
-#define SCSI_In_DBx__1__INP_DIS CYREG_PRT2_INP_DIS\r
-#define SCSI_In_DBx__1__INTTYPE CYREG_PICU2_INTTYPE7\r
-#define SCSI_In_DBx__1__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
-#define SCSI_In_DBx__1__LCD_EN CYREG_PRT2_LCD_EN\r
-#define SCSI_In_DBx__1__MASK 0x80u\r
-#define SCSI_In_DBx__1__PC CYREG_PRT2_PC7\r
-#define SCSI_In_DBx__1__PORT 2u\r
-#define SCSI_In_DBx__1__PRT CYREG_PRT2_PRT\r
-#define SCSI_In_DBx__1__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
-#define SCSI_In_DBx__1__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
-#define SCSI_In_DBx__1__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
-#define SCSI_In_DBx__1__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
-#define SCSI_In_DBx__1__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
-#define SCSI_In_DBx__1__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
-#define SCSI_In_DBx__1__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
-#define SCSI_In_DBx__1__PS CYREG_PRT2_PS\r
-#define SCSI_In_DBx__1__SHIFT 7u\r
-#define SCSI_In_DBx__1__SLW CYREG_PRT2_SLW\r
-#define SCSI_In_DBx__2__AG CYREG_PRT2_AG\r
-#define SCSI_In_DBx__2__AMUX CYREG_PRT2_AMUX\r
-#define SCSI_In_DBx__2__BIE CYREG_PRT2_BIE\r
-#define SCSI_In_DBx__2__BIT_MASK CYREG_PRT2_BIT_MASK\r
-#define SCSI_In_DBx__2__BYP CYREG_PRT2_BYP\r
-#define SCSI_In_DBx__2__CTL CYREG_PRT2_CTL\r
-#define SCSI_In_DBx__2__DM0 CYREG_PRT2_DM0\r
-#define SCSI_In_DBx__2__DM1 CYREG_PRT2_DM1\r
-#define SCSI_In_DBx__2__DM2 CYREG_PRT2_DM2\r
-#define SCSI_In_DBx__2__DR CYREG_PRT2_DR\r
-#define SCSI_In_DBx__2__INP_DIS CYREG_PRT2_INP_DIS\r
-#define SCSI_In_DBx__2__INTTYPE CYREG_PICU2_INTTYPE6\r
-#define SCSI_In_DBx__2__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
-#define SCSI_In_DBx__2__LCD_EN CYREG_PRT2_LCD_EN\r
-#define SCSI_In_DBx__2__MASK 0x40u\r
-#define SCSI_In_DBx__2__PC CYREG_PRT2_PC6\r
-#define SCSI_In_DBx__2__PORT 2u\r
-#define SCSI_In_DBx__2__PRT CYREG_PRT2_PRT\r
-#define SCSI_In_DBx__2__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
-#define SCSI_In_DBx__2__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
-#define SCSI_In_DBx__2__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
-#define SCSI_In_DBx__2__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
-#define SCSI_In_DBx__2__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
-#define SCSI_In_DBx__2__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
-#define SCSI_In_DBx__2__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
-#define SCSI_In_DBx__2__PS CYREG_PRT2_PS\r
-#define SCSI_In_DBx__2__SHIFT 6u\r
-#define SCSI_In_DBx__2__SLW CYREG_PRT2_SLW\r
-#define SCSI_In_DBx__3__AG CYREG_PRT2_AG\r
-#define SCSI_In_DBx__3__AMUX CYREG_PRT2_AMUX\r
-#define SCSI_In_DBx__3__BIE CYREG_PRT2_BIE\r
-#define SCSI_In_DBx__3__BIT_MASK CYREG_PRT2_BIT_MASK\r
-#define SCSI_In_DBx__3__BYP CYREG_PRT2_BYP\r
-#define SCSI_In_DBx__3__CTL CYREG_PRT2_CTL\r
-#define SCSI_In_DBx__3__DM0 CYREG_PRT2_DM0\r
-#define SCSI_In_DBx__3__DM1 CYREG_PRT2_DM1\r
-#define SCSI_In_DBx__3__DM2 CYREG_PRT2_DM2\r
-#define SCSI_In_DBx__3__DR CYREG_PRT2_DR\r
-#define SCSI_In_DBx__3__INP_DIS CYREG_PRT2_INP_DIS\r
-#define SCSI_In_DBx__3__INTTYPE CYREG_PICU2_INTTYPE5\r
-#define SCSI_In_DBx__3__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
-#define SCSI_In_DBx__3__LCD_EN CYREG_PRT2_LCD_EN\r
-#define SCSI_In_DBx__3__MASK 0x20u\r
-#define SCSI_In_DBx__3__PC CYREG_PRT2_PC5\r
-#define SCSI_In_DBx__3__PORT 2u\r
-#define SCSI_In_DBx__3__PRT CYREG_PRT2_PRT\r
-#define SCSI_In_DBx__3__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
-#define SCSI_In_DBx__3__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
-#define SCSI_In_DBx__3__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
-#define SCSI_In_DBx__3__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
-#define SCSI_In_DBx__3__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
-#define SCSI_In_DBx__3__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
-#define SCSI_In_DBx__3__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
-#define SCSI_In_DBx__3__PS CYREG_PRT2_PS\r
-#define SCSI_In_DBx__3__SHIFT 5u\r
-#define SCSI_In_DBx__3__SLW CYREG_PRT2_SLW\r
-#define SCSI_In_DBx__4__AG CYREG_PRT2_AG\r
-#define SCSI_In_DBx__4__AMUX CYREG_PRT2_AMUX\r
-#define SCSI_In_DBx__4__BIE CYREG_PRT2_BIE\r
-#define SCSI_In_DBx__4__BIT_MASK CYREG_PRT2_BIT_MASK\r
-#define SCSI_In_DBx__4__BYP CYREG_PRT2_BYP\r
-#define SCSI_In_DBx__4__CTL CYREG_PRT2_CTL\r
-#define SCSI_In_DBx__4__DM0 CYREG_PRT2_DM0\r
-#define SCSI_In_DBx__4__DM1 CYREG_PRT2_DM1\r
-#define SCSI_In_DBx__4__DM2 CYREG_PRT2_DM2\r
-#define SCSI_In_DBx__4__DR CYREG_PRT2_DR\r
-#define SCSI_In_DBx__4__INP_DIS CYREG_PRT2_INP_DIS\r
-#define SCSI_In_DBx__4__INTTYPE CYREG_PICU2_INTTYPE4\r
-#define SCSI_In_DBx__4__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
-#define SCSI_In_DBx__4__LCD_EN CYREG_PRT2_LCD_EN\r
-#define SCSI_In_DBx__4__MASK 0x10u\r
-#define SCSI_In_DBx__4__PC CYREG_PRT2_PC4\r
-#define SCSI_In_DBx__4__PORT 2u\r
-#define SCSI_In_DBx__4__PRT CYREG_PRT2_PRT\r
-#define SCSI_In_DBx__4__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
-#define SCSI_In_DBx__4__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
-#define SCSI_In_DBx__4__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
-#define SCSI_In_DBx__4__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
-#define SCSI_In_DBx__4__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
-#define SCSI_In_DBx__4__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
-#define SCSI_In_DBx__4__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
-#define SCSI_In_DBx__4__PS CYREG_PRT2_PS\r
-#define SCSI_In_DBx__4__SHIFT 4u\r
-#define SCSI_In_DBx__4__SLW CYREG_PRT2_SLW\r
-#define SCSI_In_DBx__5__AG CYREG_PRT2_AG\r
-#define SCSI_In_DBx__5__AMUX CYREG_PRT2_AMUX\r
-#define SCSI_In_DBx__5__BIE CYREG_PRT2_BIE\r
-#define SCSI_In_DBx__5__BIT_MASK CYREG_PRT2_BIT_MASK\r
-#define SCSI_In_DBx__5__BYP CYREG_PRT2_BYP\r
-#define SCSI_In_DBx__5__CTL CYREG_PRT2_CTL\r
-#define SCSI_In_DBx__5__DM0 CYREG_PRT2_DM0\r
-#define SCSI_In_DBx__5__DM1 CYREG_PRT2_DM1\r
-#define SCSI_In_DBx__5__DM2 CYREG_PRT2_DM2\r
-#define SCSI_In_DBx__5__DR CYREG_PRT2_DR\r
-#define SCSI_In_DBx__5__INP_DIS CYREG_PRT2_INP_DIS\r
-#define SCSI_In_DBx__5__INTTYPE CYREG_PICU2_INTTYPE3\r
-#define SCSI_In_DBx__5__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
-#define SCSI_In_DBx__5__LCD_EN CYREG_PRT2_LCD_EN\r
-#define SCSI_In_DBx__5__MASK 0x08u\r
-#define SCSI_In_DBx__5__PC CYREG_PRT2_PC3\r
-#define SCSI_In_DBx__5__PORT 2u\r
-#define SCSI_In_DBx__5__PRT CYREG_PRT2_PRT\r
-#define SCSI_In_DBx__5__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
-#define SCSI_In_DBx__5__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
-#define SCSI_In_DBx__5__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
-#define SCSI_In_DBx__5__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
-#define SCSI_In_DBx__5__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
-#define SCSI_In_DBx__5__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
-#define SCSI_In_DBx__5__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
-#define SCSI_In_DBx__5__PS CYREG_PRT2_PS\r
-#define SCSI_In_DBx__5__SHIFT 3u\r
-#define SCSI_In_DBx__5__SLW CYREG_PRT2_SLW\r
-#define SCSI_In_DBx__6__AG CYREG_PRT2_AG\r
-#define SCSI_In_DBx__6__AMUX CYREG_PRT2_AMUX\r
-#define SCSI_In_DBx__6__BIE CYREG_PRT2_BIE\r
-#define SCSI_In_DBx__6__BIT_MASK CYREG_PRT2_BIT_MASK\r
-#define SCSI_In_DBx__6__BYP CYREG_PRT2_BYP\r
-#define SCSI_In_DBx__6__CTL CYREG_PRT2_CTL\r
-#define SCSI_In_DBx__6__DM0 CYREG_PRT2_DM0\r
-#define SCSI_In_DBx__6__DM1 CYREG_PRT2_DM1\r
-#define SCSI_In_DBx__6__DM2 CYREG_PRT2_DM2\r
-#define SCSI_In_DBx__6__DR CYREG_PRT2_DR\r
-#define SCSI_In_DBx__6__INP_DIS CYREG_PRT2_INP_DIS\r
-#define SCSI_In_DBx__6__INTTYPE CYREG_PICU2_INTTYPE2\r
-#define SCSI_In_DBx__6__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
-#define SCSI_In_DBx__6__LCD_EN CYREG_PRT2_LCD_EN\r
-#define SCSI_In_DBx__6__MASK 0x04u\r
-#define SCSI_In_DBx__6__PC CYREG_PRT2_PC2\r
-#define SCSI_In_DBx__6__PORT 2u\r
-#define SCSI_In_DBx__6__PRT CYREG_PRT2_PRT\r
-#define SCSI_In_DBx__6__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
-#define SCSI_In_DBx__6__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
-#define SCSI_In_DBx__6__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
-#define SCSI_In_DBx__6__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
-#define SCSI_In_DBx__6__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
-#define SCSI_In_DBx__6__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
-#define SCSI_In_DBx__6__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
-#define SCSI_In_DBx__6__PS CYREG_PRT2_PS\r
-#define SCSI_In_DBx__6__SHIFT 2u\r
-#define SCSI_In_DBx__6__SLW CYREG_PRT2_SLW\r
-#define SCSI_In_DBx__7__AG CYREG_PRT2_AG\r
-#define SCSI_In_DBx__7__AMUX CYREG_PRT2_AMUX\r
-#define SCSI_In_DBx__7__BIE CYREG_PRT2_BIE\r
-#define SCSI_In_DBx__7__BIT_MASK CYREG_PRT2_BIT_MASK\r
-#define SCSI_In_DBx__7__BYP CYREG_PRT2_BYP\r
-#define SCSI_In_DBx__7__CTL CYREG_PRT2_CTL\r
-#define SCSI_In_DBx__7__DM0 CYREG_PRT2_DM0\r
-#define SCSI_In_DBx__7__DM1 CYREG_PRT2_DM1\r
-#define SCSI_In_DBx__7__DM2 CYREG_PRT2_DM2\r
-#define SCSI_In_DBx__7__DR CYREG_PRT2_DR\r
-#define SCSI_In_DBx__7__INP_DIS CYREG_PRT2_INP_DIS\r
-#define SCSI_In_DBx__7__INTTYPE CYREG_PICU2_INTTYPE1\r
-#define SCSI_In_DBx__7__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
-#define SCSI_In_DBx__7__LCD_EN CYREG_PRT2_LCD_EN\r
-#define SCSI_In_DBx__7__MASK 0x02u\r
-#define SCSI_In_DBx__7__PC CYREG_PRT2_PC1\r
-#define SCSI_In_DBx__7__PORT 2u\r
-#define SCSI_In_DBx__7__PRT CYREG_PRT2_PRT\r
-#define SCSI_In_DBx__7__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
-#define SCSI_In_DBx__7__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
-#define SCSI_In_DBx__7__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
-#define SCSI_In_DBx__7__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
-#define SCSI_In_DBx__7__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
-#define SCSI_In_DBx__7__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
-#define SCSI_In_DBx__7__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
-#define SCSI_In_DBx__7__PS CYREG_PRT2_PS\r
-#define SCSI_In_DBx__7__SHIFT 1u\r
-#define SCSI_In_DBx__7__SLW CYREG_PRT2_SLW\r
-#define SCSI_In_DBx__DB0__AG CYREG_PRT12_AG\r
-#define SCSI_In_DBx__DB0__BIE CYREG_PRT12_BIE\r
-#define SCSI_In_DBx__DB0__BIT_MASK CYREG_PRT12_BIT_MASK\r
-#define SCSI_In_DBx__DB0__BYP CYREG_PRT12_BYP\r
-#define SCSI_In_DBx__DB0__DM0 CYREG_PRT12_DM0\r
-#define SCSI_In_DBx__DB0__DM1 CYREG_PRT12_DM1\r
-#define SCSI_In_DBx__DB0__DM2 CYREG_PRT12_DM2\r
-#define SCSI_In_DBx__DB0__DR CYREG_PRT12_DR\r
-#define SCSI_In_DBx__DB0__INP_DIS CYREG_PRT12_INP_DIS\r
-#define SCSI_In_DBx__DB0__INTTYPE CYREG_PICU12_INTTYPE4\r
-#define SCSI_In_DBx__DB0__MASK 0x10u\r
-#define SCSI_In_DBx__DB0__PC CYREG_PRT12_PC4\r
-#define SCSI_In_DBx__DB0__PORT 12u\r
-#define SCSI_In_DBx__DB0__PRT CYREG_PRT12_PRT\r
-#define SCSI_In_DBx__DB0__PRTDSI__DBL_SYNC_IN CYREG_PRT12_DBL_SYNC_IN\r
-#define SCSI_In_DBx__DB0__PRTDSI__OE_SEL0 CYREG_PRT12_OE_SEL0\r
-#define SCSI_In_DBx__DB0__PRTDSI__OE_SEL1 CYREG_PRT12_OE_SEL1\r
-#define SCSI_In_DBx__DB0__PRTDSI__OUT_SEL0 CYREG_PRT12_OUT_SEL0\r
-#define SCSI_In_DBx__DB0__PRTDSI__OUT_SEL1 CYREG_PRT12_OUT_SEL1\r
-#define SCSI_In_DBx__DB0__PRTDSI__SYNC_OUT CYREG_PRT12_SYNC_OUT\r
-#define SCSI_In_DBx__DB0__PS CYREG_PRT12_PS\r
-#define SCSI_In_DBx__DB0__SHIFT 4u\r
-#define SCSI_In_DBx__DB0__SIO_CFG CYREG_PRT12_SIO_CFG\r
-#define SCSI_In_DBx__DB0__SIO_DIFF CYREG_PRT12_SIO_DIFF\r
-#define SCSI_In_DBx__DB0__SIO_HYST_EN CYREG_PRT12_SIO_HYST_EN\r
-#define SCSI_In_DBx__DB0__SIO_REG_HIFREQ CYREG_PRT12_SIO_REG_HIFREQ\r
-#define SCSI_In_DBx__DB0__SLW CYREG_PRT12_SLW\r
-#define SCSI_In_DBx__DB1__AG CYREG_PRT2_AG\r
-#define SCSI_In_DBx__DB1__AMUX CYREG_PRT2_AMUX\r
-#define SCSI_In_DBx__DB1__BIE CYREG_PRT2_BIE\r
-#define SCSI_In_DBx__DB1__BIT_MASK CYREG_PRT2_BIT_MASK\r
-#define SCSI_In_DBx__DB1__BYP CYREG_PRT2_BYP\r
-#define SCSI_In_DBx__DB1__CTL CYREG_PRT2_CTL\r
-#define SCSI_In_DBx__DB1__DM0 CYREG_PRT2_DM0\r
-#define SCSI_In_DBx__DB1__DM1 CYREG_PRT2_DM1\r
-#define SCSI_In_DBx__DB1__DM2 CYREG_PRT2_DM2\r
-#define SCSI_In_DBx__DB1__DR CYREG_PRT2_DR\r
-#define SCSI_In_DBx__DB1__INP_DIS CYREG_PRT2_INP_DIS\r
-#define SCSI_In_DBx__DB1__INTTYPE CYREG_PICU2_INTTYPE7\r
-#define SCSI_In_DBx__DB1__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
-#define SCSI_In_DBx__DB1__LCD_EN CYREG_PRT2_LCD_EN\r
-#define SCSI_In_DBx__DB1__MASK 0x80u\r
-#define SCSI_In_DBx__DB1__PC CYREG_PRT2_PC7\r
-#define SCSI_In_DBx__DB1__PORT 2u\r
-#define SCSI_In_DBx__DB1__PRT CYREG_PRT2_PRT\r
-#define SCSI_In_DBx__DB1__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
-#define SCSI_In_DBx__DB1__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
-#define SCSI_In_DBx__DB1__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
-#define SCSI_In_DBx__DB1__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
-#define SCSI_In_DBx__DB1__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
-#define SCSI_In_DBx__DB1__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
-#define SCSI_In_DBx__DB1__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
-#define SCSI_In_DBx__DB1__PS CYREG_PRT2_PS\r
-#define SCSI_In_DBx__DB1__SHIFT 7u\r
-#define SCSI_In_DBx__DB1__SLW CYREG_PRT2_SLW\r
-#define SCSI_In_DBx__DB2__AG CYREG_PRT2_AG\r
-#define SCSI_In_DBx__DB2__AMUX CYREG_PRT2_AMUX\r
-#define SCSI_In_DBx__DB2__BIE CYREG_PRT2_BIE\r
-#define SCSI_In_DBx__DB2__BIT_MASK CYREG_PRT2_BIT_MASK\r
-#define SCSI_In_DBx__DB2__BYP CYREG_PRT2_BYP\r
-#define SCSI_In_DBx__DB2__CTL CYREG_PRT2_CTL\r
-#define SCSI_In_DBx__DB2__DM0 CYREG_PRT2_DM0\r
-#define SCSI_In_DBx__DB2__DM1 CYREG_PRT2_DM1\r
-#define SCSI_In_DBx__DB2__DM2 CYREG_PRT2_DM2\r
-#define SCSI_In_DBx__DB2__DR CYREG_PRT2_DR\r
-#define SCSI_In_DBx__DB2__INP_DIS CYREG_PRT2_INP_DIS\r
-#define SCSI_In_DBx__DB2__INTTYPE CYREG_PICU2_INTTYPE6\r
-#define SCSI_In_DBx__DB2__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
-#define SCSI_In_DBx__DB2__LCD_EN CYREG_PRT2_LCD_EN\r
-#define SCSI_In_DBx__DB2__MASK 0x40u\r
-#define SCSI_In_DBx__DB2__PC CYREG_PRT2_PC6\r
-#define SCSI_In_DBx__DB2__PORT 2u\r
-#define SCSI_In_DBx__DB2__PRT CYREG_PRT2_PRT\r
-#define SCSI_In_DBx__DB2__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
-#define SCSI_In_DBx__DB2__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
-#define SCSI_In_DBx__DB2__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
-#define SCSI_In_DBx__DB2__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
-#define SCSI_In_DBx__DB2__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
-#define SCSI_In_DBx__DB2__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
-#define SCSI_In_DBx__DB2__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
-#define SCSI_In_DBx__DB2__PS CYREG_PRT2_PS\r
-#define SCSI_In_DBx__DB2__SHIFT 6u\r
-#define SCSI_In_DBx__DB2__SLW CYREG_PRT2_SLW\r
-#define SCSI_In_DBx__DB3__AG CYREG_PRT2_AG\r
-#define SCSI_In_DBx__DB3__AMUX CYREG_PRT2_AMUX\r
-#define SCSI_In_DBx__DB3__BIE CYREG_PRT2_BIE\r
-#define SCSI_In_DBx__DB3__BIT_MASK CYREG_PRT2_BIT_MASK\r
-#define SCSI_In_DBx__DB3__BYP CYREG_PRT2_BYP\r
-#define SCSI_In_DBx__DB3__CTL CYREG_PRT2_CTL\r
-#define SCSI_In_DBx__DB3__DM0 CYREG_PRT2_DM0\r
-#define SCSI_In_DBx__DB3__DM1 CYREG_PRT2_DM1\r
-#define SCSI_In_DBx__DB3__DM2 CYREG_PRT2_DM2\r
-#define SCSI_In_DBx__DB3__DR CYREG_PRT2_DR\r
-#define SCSI_In_DBx__DB3__INP_DIS CYREG_PRT2_INP_DIS\r
-#define SCSI_In_DBx__DB3__INTTYPE CYREG_PICU2_INTTYPE5\r
-#define SCSI_In_DBx__DB3__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
-#define SCSI_In_DBx__DB3__LCD_EN CYREG_PRT2_LCD_EN\r
-#define SCSI_In_DBx__DB3__MASK 0x20u\r
-#define SCSI_In_DBx__DB3__PC CYREG_PRT2_PC5\r
-#define SCSI_In_DBx__DB3__PORT 2u\r
-#define SCSI_In_DBx__DB3__PRT CYREG_PRT2_PRT\r
-#define SCSI_In_DBx__DB3__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
-#define SCSI_In_DBx__DB3__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
-#define SCSI_In_DBx__DB3__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
-#define SCSI_In_DBx__DB3__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
-#define SCSI_In_DBx__DB3__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
-#define SCSI_In_DBx__DB3__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
-#define SCSI_In_DBx__DB3__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
-#define SCSI_In_DBx__DB3__PS CYREG_PRT2_PS\r
-#define SCSI_In_DBx__DB3__SHIFT 5u\r
-#define SCSI_In_DBx__DB3__SLW CYREG_PRT2_SLW\r
-#define SCSI_In_DBx__DB4__AG CYREG_PRT2_AG\r
-#define SCSI_In_DBx__DB4__AMUX CYREG_PRT2_AMUX\r
-#define SCSI_In_DBx__DB4__BIE CYREG_PRT2_BIE\r
-#define SCSI_In_DBx__DB4__BIT_MASK CYREG_PRT2_BIT_MASK\r
-#define SCSI_In_DBx__DB4__BYP CYREG_PRT2_BYP\r
-#define SCSI_In_DBx__DB4__CTL CYREG_PRT2_CTL\r
-#define SCSI_In_DBx__DB4__DM0 CYREG_PRT2_DM0\r
-#define SCSI_In_DBx__DB4__DM1 CYREG_PRT2_DM1\r
-#define SCSI_In_DBx__DB4__DM2 CYREG_PRT2_DM2\r
-#define SCSI_In_DBx__DB4__DR CYREG_PRT2_DR\r
-#define SCSI_In_DBx__DB4__INP_DIS CYREG_PRT2_INP_DIS\r
-#define SCSI_In_DBx__DB4__INTTYPE CYREG_PICU2_INTTYPE4\r
-#define SCSI_In_DBx__DB4__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
-#define SCSI_In_DBx__DB4__LCD_EN CYREG_PRT2_LCD_EN\r
-#define SCSI_In_DBx__DB4__MASK 0x10u\r
-#define SCSI_In_DBx__DB4__PC CYREG_PRT2_PC4\r
-#define SCSI_In_DBx__DB4__PORT 2u\r
-#define SCSI_In_DBx__DB4__PRT CYREG_PRT2_PRT\r
-#define SCSI_In_DBx__DB4__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
-#define SCSI_In_DBx__DB4__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
-#define SCSI_In_DBx__DB4__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
-#define SCSI_In_DBx__DB4__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
-#define SCSI_In_DBx__DB4__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
-#define SCSI_In_DBx__DB4__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
-#define SCSI_In_DBx__DB4__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
-#define SCSI_In_DBx__DB4__PS CYREG_PRT2_PS\r
-#define SCSI_In_DBx__DB4__SHIFT 4u\r
-#define SCSI_In_DBx__DB4__SLW CYREG_PRT2_SLW\r
-#define SCSI_In_DBx__DB5__AG CYREG_PRT2_AG\r
-#define SCSI_In_DBx__DB5__AMUX CYREG_PRT2_AMUX\r
-#define SCSI_In_DBx__DB5__BIE CYREG_PRT2_BIE\r
-#define SCSI_In_DBx__DB5__BIT_MASK CYREG_PRT2_BIT_MASK\r
-#define SCSI_In_DBx__DB5__BYP CYREG_PRT2_BYP\r
-#define SCSI_In_DBx__DB5__CTL CYREG_PRT2_CTL\r
-#define SCSI_In_DBx__DB5__DM0 CYREG_PRT2_DM0\r
-#define SCSI_In_DBx__DB5__DM1 CYREG_PRT2_DM1\r
-#define SCSI_In_DBx__DB5__DM2 CYREG_PRT2_DM2\r
-#define SCSI_In_DBx__DB5__DR CYREG_PRT2_DR\r
-#define SCSI_In_DBx__DB5__INP_DIS CYREG_PRT2_INP_DIS\r
-#define SCSI_In_DBx__DB5__INTTYPE CYREG_PICU2_INTTYPE3\r
-#define SCSI_In_DBx__DB5__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
-#define SCSI_In_DBx__DB5__LCD_EN CYREG_PRT2_LCD_EN\r
-#define SCSI_In_DBx__DB5__MASK 0x08u\r
-#define SCSI_In_DBx__DB5__PC CYREG_PRT2_PC3\r
-#define SCSI_In_DBx__DB5__PORT 2u\r
-#define SCSI_In_DBx__DB5__PRT CYREG_PRT2_PRT\r
-#define SCSI_In_DBx__DB5__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
-#define SCSI_In_DBx__DB5__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
-#define SCSI_In_DBx__DB5__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
-#define SCSI_In_DBx__DB5__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
-#define SCSI_In_DBx__DB5__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
-#define SCSI_In_DBx__DB5__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
-#define SCSI_In_DBx__DB5__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
-#define SCSI_In_DBx__DB5__PS CYREG_PRT2_PS\r
-#define SCSI_In_DBx__DB5__SHIFT 3u\r
-#define SCSI_In_DBx__DB5__SLW CYREG_PRT2_SLW\r
-#define SCSI_In_DBx__DB6__AG CYREG_PRT2_AG\r
-#define SCSI_In_DBx__DB6__AMUX CYREG_PRT2_AMUX\r
-#define SCSI_In_DBx__DB6__BIE CYREG_PRT2_BIE\r
-#define SCSI_In_DBx__DB6__BIT_MASK CYREG_PRT2_BIT_MASK\r
-#define SCSI_In_DBx__DB6__BYP CYREG_PRT2_BYP\r
-#define SCSI_In_DBx__DB6__CTL CYREG_PRT2_CTL\r
-#define SCSI_In_DBx__DB6__DM0 CYREG_PRT2_DM0\r
-#define SCSI_In_DBx__DB6__DM1 CYREG_PRT2_DM1\r
-#define SCSI_In_DBx__DB6__DM2 CYREG_PRT2_DM2\r
-#define SCSI_In_DBx__DB6__DR CYREG_PRT2_DR\r
-#define SCSI_In_DBx__DB6__INP_DIS CYREG_PRT2_INP_DIS\r
-#define SCSI_In_DBx__DB6__INTTYPE CYREG_PICU2_INTTYPE2\r
-#define SCSI_In_DBx__DB6__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
-#define SCSI_In_DBx__DB6__LCD_EN CYREG_PRT2_LCD_EN\r
-#define SCSI_In_DBx__DB6__MASK 0x04u\r
-#define SCSI_In_DBx__DB6__PC CYREG_PRT2_PC2\r
-#define SCSI_In_DBx__DB6__PORT 2u\r
-#define SCSI_In_DBx__DB6__PRT CYREG_PRT2_PRT\r
-#define SCSI_In_DBx__DB6__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
-#define SCSI_In_DBx__DB6__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
-#define SCSI_In_DBx__DB6__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
-#define SCSI_In_DBx__DB6__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
-#define SCSI_In_DBx__DB6__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
-#define SCSI_In_DBx__DB6__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
-#define SCSI_In_DBx__DB6__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
-#define SCSI_In_DBx__DB6__PS CYREG_PRT2_PS\r
-#define SCSI_In_DBx__DB6__SHIFT 2u\r
-#define SCSI_In_DBx__DB6__SLW CYREG_PRT2_SLW\r
-#define SCSI_In_DBx__DB7__AG CYREG_PRT2_AG\r
-#define SCSI_In_DBx__DB7__AMUX CYREG_PRT2_AMUX\r
-#define SCSI_In_DBx__DB7__BIE CYREG_PRT2_BIE\r
-#define SCSI_In_DBx__DB7__BIT_MASK CYREG_PRT2_BIT_MASK\r
-#define SCSI_In_DBx__DB7__BYP CYREG_PRT2_BYP\r
-#define SCSI_In_DBx__DB7__CTL CYREG_PRT2_CTL\r
-#define SCSI_In_DBx__DB7__DM0 CYREG_PRT2_DM0\r
-#define SCSI_In_DBx__DB7__DM1 CYREG_PRT2_DM1\r
-#define SCSI_In_DBx__DB7__DM2 CYREG_PRT2_DM2\r
-#define SCSI_In_DBx__DB7__DR CYREG_PRT2_DR\r
-#define SCSI_In_DBx__DB7__INP_DIS CYREG_PRT2_INP_DIS\r
-#define SCSI_In_DBx__DB7__INTTYPE CYREG_PICU2_INTTYPE1\r
-#define SCSI_In_DBx__DB7__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
-#define SCSI_In_DBx__DB7__LCD_EN CYREG_PRT2_LCD_EN\r
-#define SCSI_In_DBx__DB7__MASK 0x02u\r
-#define SCSI_In_DBx__DB7__PC CYREG_PRT2_PC1\r
-#define SCSI_In_DBx__DB7__PORT 2u\r
-#define SCSI_In_DBx__DB7__PRT CYREG_PRT2_PRT\r
-#define SCSI_In_DBx__DB7__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
-#define SCSI_In_DBx__DB7__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
-#define SCSI_In_DBx__DB7__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
-#define SCSI_In_DBx__DB7__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
-#define SCSI_In_DBx__DB7__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
-#define SCSI_In_DBx__DB7__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
-#define SCSI_In_DBx__DB7__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
-#define SCSI_In_DBx__DB7__PS CYREG_PRT2_PS\r
-#define SCSI_In_DBx__DB7__SHIFT 1u\r
-#define SCSI_In_DBx__DB7__SLW CYREG_PRT2_SLW\r
-\r
-/* SD_DAT1 */\r
-#define SD_DAT1__0__INTTYPE CYREG_PICU3_INTTYPE0\r
-#define SD_DAT1__0__MASK 0x01u\r
-#define SD_DAT1__0__PC CYREG_PRT3_PC0\r
-#define SD_DAT1__0__PORT 3u\r
-#define SD_DAT1__0__SHIFT 0u\r
-#define SD_DAT1__AG CYREG_PRT3_AG\r
-#define SD_DAT1__AMUX CYREG_PRT3_AMUX\r
-#define SD_DAT1__BIE CYREG_PRT3_BIE\r
-#define SD_DAT1__BIT_MASK CYREG_PRT3_BIT_MASK\r
-#define SD_DAT1__BYP CYREG_PRT3_BYP\r
-#define SD_DAT1__CTL CYREG_PRT3_CTL\r
-#define SD_DAT1__DM0 CYREG_PRT3_DM0\r
-#define SD_DAT1__DM1 CYREG_PRT3_DM1\r
-#define SD_DAT1__DM2 CYREG_PRT3_DM2\r
-#define SD_DAT1__DR CYREG_PRT3_DR\r
-#define SD_DAT1__INP_DIS CYREG_PRT3_INP_DIS\r
-#define SD_DAT1__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU3_BASE\r
-#define SD_DAT1__LCD_COM_SEG CYREG_PRT3_LCD_COM_SEG\r
-#define SD_DAT1__LCD_EN CYREG_PRT3_LCD_EN\r
-#define SD_DAT1__MASK 0x01u\r
-#define SD_DAT1__PORT 3u\r
-#define SD_DAT1__PRT CYREG_PRT3_PRT\r
-#define SD_DAT1__PRTDSI__CAPS_SEL CYREG_PRT3_CAPS_SEL\r
-#define SD_DAT1__PRTDSI__DBL_SYNC_IN CYREG_PRT3_DBL_SYNC_IN\r
-#define SD_DAT1__PRTDSI__OE_SEL0 CYREG_PRT3_OE_SEL0\r
-#define SD_DAT1__PRTDSI__OE_SEL1 CYREG_PRT3_OE_SEL1\r
-#define SD_DAT1__PRTDSI__OUT_SEL0 CYREG_PRT3_OUT_SEL0\r
-#define SD_DAT1__PRTDSI__OUT_SEL1 CYREG_PRT3_OUT_SEL1\r
-#define SD_DAT1__PRTDSI__SYNC_OUT CYREG_PRT3_SYNC_OUT\r
-#define SD_DAT1__PS CYREG_PRT3_PS\r
-#define SD_DAT1__SHIFT 0u\r
-#define SD_DAT1__SLW CYREG_PRT3_SLW\r
-\r
-/* SD_DAT2 */\r
-#define SD_DAT2__0__INTTYPE CYREG_PICU3_INTTYPE5\r
-#define SD_DAT2__0__MASK 0x20u\r
-#define SD_DAT2__0__PC CYREG_PRT3_PC5\r
-#define SD_DAT2__0__PORT 3u\r
-#define SD_DAT2__0__SHIFT 5u\r
-#define SD_DAT2__AG CYREG_PRT3_AG\r
-#define SD_DAT2__AMUX CYREG_PRT3_AMUX\r
-#define SD_DAT2__BIE CYREG_PRT3_BIE\r
-#define SD_DAT2__BIT_MASK CYREG_PRT3_BIT_MASK\r
-#define SD_DAT2__BYP CYREG_PRT3_BYP\r
-#define SD_DAT2__CTL CYREG_PRT3_CTL\r
-#define SD_DAT2__DM0 CYREG_PRT3_DM0\r
-#define SD_DAT2__DM1 CYREG_PRT3_DM1\r
-#define SD_DAT2__DM2 CYREG_PRT3_DM2\r
-#define SD_DAT2__DR CYREG_PRT3_DR\r
-#define SD_DAT2__INP_DIS CYREG_PRT3_INP_DIS\r
-#define SD_DAT2__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU3_BASE\r
-#define SD_DAT2__LCD_COM_SEG CYREG_PRT3_LCD_COM_SEG\r
-#define SD_DAT2__LCD_EN CYREG_PRT3_LCD_EN\r
-#define SD_DAT2__MASK 0x20u\r
-#define SD_DAT2__PORT 3u\r
-#define SD_DAT2__PRT CYREG_PRT3_PRT\r
-#define SD_DAT2__PRTDSI__CAPS_SEL CYREG_PRT3_CAPS_SEL\r
-#define SD_DAT2__PRTDSI__DBL_SYNC_IN CYREG_PRT3_DBL_SYNC_IN\r
-#define SD_DAT2__PRTDSI__OE_SEL0 CYREG_PRT3_OE_SEL0\r
-#define SD_DAT2__PRTDSI__OE_SEL1 CYREG_PRT3_OE_SEL1\r
-#define SD_DAT2__PRTDSI__OUT_SEL0 CYREG_PRT3_OUT_SEL0\r
-#define SD_DAT2__PRTDSI__OUT_SEL1 CYREG_PRT3_OUT_SEL1\r
-#define SD_DAT2__PRTDSI__SYNC_OUT CYREG_PRT3_SYNC_OUT\r
-#define SD_DAT2__PS CYREG_PRT3_PS\r
-#define SD_DAT2__SHIFT 5u\r
-#define SD_DAT2__SLW CYREG_PRT3_SLW\r
-\r
-/* SD_MISO */\r
-#define SD_MISO__0__INTTYPE CYREG_PICU3_INTTYPE1\r
-#define SD_MISO__0__MASK 0x02u\r
-#define SD_MISO__0__PC CYREG_PRT3_PC1\r
-#define SD_MISO__0__PORT 3u\r
-#define SD_MISO__0__SHIFT 1u\r
-#define SD_MISO__AG CYREG_PRT3_AG\r
-#define SD_MISO__AMUX CYREG_PRT3_AMUX\r
-#define SD_MISO__BIE CYREG_PRT3_BIE\r
-#define SD_MISO__BIT_MASK CYREG_PRT3_BIT_MASK\r
-#define SD_MISO__BYP CYREG_PRT3_BYP\r
-#define SD_MISO__CTL CYREG_PRT3_CTL\r
-#define SD_MISO__DM0 CYREG_PRT3_DM0\r
-#define SD_MISO__DM1 CYREG_PRT3_DM1\r
-#define SD_MISO__DM2 CYREG_PRT3_DM2\r
-#define SD_MISO__DR CYREG_PRT3_DR\r
-#define SD_MISO__INP_DIS CYREG_PRT3_INP_DIS\r
-#define SD_MISO__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU3_BASE\r
-#define SD_MISO__LCD_COM_SEG CYREG_PRT3_LCD_COM_SEG\r
-#define SD_MISO__LCD_EN CYREG_PRT3_LCD_EN\r
-#define SD_MISO__MASK 0x02u\r
-#define SD_MISO__PORT 3u\r
-#define SD_MISO__PRT CYREG_PRT3_PRT\r
-#define SD_MISO__PRTDSI__CAPS_SEL CYREG_PRT3_CAPS_SEL\r
-#define SD_MISO__PRTDSI__DBL_SYNC_IN CYREG_PRT3_DBL_SYNC_IN\r
-#define SD_MISO__PRTDSI__OE_SEL0 CYREG_PRT3_OE_SEL0\r
-#define SD_MISO__PRTDSI__OE_SEL1 CYREG_PRT3_OE_SEL1\r
-#define SD_MISO__PRTDSI__OUT_SEL0 CYREG_PRT3_OUT_SEL0\r
-#define SD_MISO__PRTDSI__OUT_SEL1 CYREG_PRT3_OUT_SEL1\r
-#define SD_MISO__PRTDSI__SYNC_OUT CYREG_PRT3_SYNC_OUT\r
-#define SD_MISO__PS CYREG_PRT3_PS\r
-#define SD_MISO__SHIFT 1u\r
-#define SD_MISO__SLW CYREG_PRT3_SLW\r
-\r
-/* SD_MOSI */\r
-#define SD_MOSI__0__INTTYPE CYREG_PICU3_INTTYPE3\r
-#define SD_MOSI__0__MASK 0x08u\r
-#define SD_MOSI__0__PC CYREG_PRT3_PC3\r
-#define SD_MOSI__0__PORT 3u\r
-#define SD_MOSI__0__SHIFT 3u\r
-#define SD_MOSI__AG CYREG_PRT3_AG\r
-#define SD_MOSI__AMUX CYREG_PRT3_AMUX\r
-#define SD_MOSI__BIE CYREG_PRT3_BIE\r
-#define SD_MOSI__BIT_MASK CYREG_PRT3_BIT_MASK\r
-#define SD_MOSI__BYP CYREG_PRT3_BYP\r
-#define SD_MOSI__CTL CYREG_PRT3_CTL\r
-#define SD_MOSI__DM0 CYREG_PRT3_DM0\r
-#define SD_MOSI__DM1 CYREG_PRT3_DM1\r
-#define SD_MOSI__DM2 CYREG_PRT3_DM2\r
-#define SD_MOSI__DR CYREG_PRT3_DR\r
-#define SD_MOSI__INP_DIS CYREG_PRT3_INP_DIS\r
-#define SD_MOSI__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU3_BASE\r
-#define SD_MOSI__LCD_COM_SEG CYREG_PRT3_LCD_COM_SEG\r
-#define SD_MOSI__LCD_EN CYREG_PRT3_LCD_EN\r
-#define SD_MOSI__MASK 0x08u\r
-#define SD_MOSI__PORT 3u\r
-#define SD_MOSI__PRT CYREG_PRT3_PRT\r
-#define SD_MOSI__PRTDSI__CAPS_SEL CYREG_PRT3_CAPS_SEL\r
-#define SD_MOSI__PRTDSI__DBL_SYNC_IN CYREG_PRT3_DBL_SYNC_IN\r
-#define SD_MOSI__PRTDSI__OE_SEL0 CYREG_PRT3_OE_SEL0\r
-#define SD_MOSI__PRTDSI__OE_SEL1 CYREG_PRT3_OE_SEL1\r
-#define SD_MOSI__PRTDSI__OUT_SEL0 CYREG_PRT3_OUT_SEL0\r
-#define SD_MOSI__PRTDSI__OUT_SEL1 CYREG_PRT3_OUT_SEL1\r
-#define SD_MOSI__PRTDSI__SYNC_OUT CYREG_PRT3_SYNC_OUT\r
-#define SD_MOSI__PS CYREG_PRT3_PS\r
-#define SD_MOSI__SHIFT 3u\r
-#define SD_MOSI__SLW CYREG_PRT3_SLW\r
-\r
-/* SCSI_CLK */\r
-#define SCSI_CLK__CFG0 CYREG_CLKDIST_DCFG1_CFG0\r
-#define SCSI_CLK__CFG1 CYREG_CLKDIST_DCFG1_CFG1\r
-#define SCSI_CLK__CFG2 CYREG_CLKDIST_DCFG1_CFG2\r
-#define SCSI_CLK__CFG2_SRC_SEL_MASK 0x07u\r
-#define SCSI_CLK__INDEX 0x01u\r
-#define SCSI_CLK__PM_ACT_CFG CYREG_PM_ACT_CFG2\r
-#define SCSI_CLK__PM_ACT_MSK 0x02u\r
-#define SCSI_CLK__PM_STBY_CFG CYREG_PM_STBY_CFG2\r
-#define SCSI_CLK__PM_STBY_MSK 0x02u\r
-\r
-/* SCSI_Out */\r
-#define SCSI_Out__0__AG CYREG_PRT4_AG\r
-#define SCSI_Out__0__AMUX CYREG_PRT4_AMUX\r
-#define SCSI_Out__0__BIE CYREG_PRT4_BIE\r
-#define SCSI_Out__0__BIT_MASK CYREG_PRT4_BIT_MASK\r
-#define SCSI_Out__0__BYP CYREG_PRT4_BYP\r
-#define SCSI_Out__0__CTL CYREG_PRT4_CTL\r
-#define SCSI_Out__0__DM0 CYREG_PRT4_DM0\r
-#define SCSI_Out__0__DM1 CYREG_PRT4_DM1\r
-#define SCSI_Out__0__DM2 CYREG_PRT4_DM2\r
-#define SCSI_Out__0__DR CYREG_PRT4_DR\r
-#define SCSI_Out__0__INP_DIS CYREG_PRT4_INP_DIS\r
-#define SCSI_Out__0__INTTYPE CYREG_PICU4_INTTYPE3\r
-#define SCSI_Out__0__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
-#define SCSI_Out__0__LCD_EN CYREG_PRT4_LCD_EN\r
-#define SCSI_Out__0__MASK 0x08u\r
-#define SCSI_Out__0__PC CYREG_PRT4_PC3\r
-#define SCSI_Out__0__PORT 4u\r
-#define SCSI_Out__0__PRT CYREG_PRT4_PRT\r
-#define SCSI_Out__0__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
-#define SCSI_Out__0__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
-#define SCSI_Out__0__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
-#define SCSI_Out__0__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
-#define SCSI_Out__0__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
-#define SCSI_Out__0__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
-#define SCSI_Out__0__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
-#define SCSI_Out__0__PS CYREG_PRT4_PS\r
-#define SCSI_Out__0__SHIFT 3u\r
-#define SCSI_Out__0__SLW CYREG_PRT4_SLW\r
-#define SCSI_Out__1__AG CYREG_PRT4_AG\r
-#define SCSI_Out__1__AMUX CYREG_PRT4_AMUX\r
-#define SCSI_Out__1__BIE CYREG_PRT4_BIE\r
-#define SCSI_Out__1__BIT_MASK CYREG_PRT4_BIT_MASK\r
-#define SCSI_Out__1__BYP CYREG_PRT4_BYP\r
-#define SCSI_Out__1__CTL CYREG_PRT4_CTL\r
-#define SCSI_Out__1__DM0 CYREG_PRT4_DM0\r
-#define SCSI_Out__1__DM1 CYREG_PRT4_DM1\r
-#define SCSI_Out__1__DM2 CYREG_PRT4_DM2\r
-#define SCSI_Out__1__DR CYREG_PRT4_DR\r
-#define SCSI_Out__1__INP_DIS CYREG_PRT4_INP_DIS\r
-#define SCSI_Out__1__INTTYPE CYREG_PICU4_INTTYPE2\r
-#define SCSI_Out__1__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
-#define SCSI_Out__1__LCD_EN CYREG_PRT4_LCD_EN\r
-#define SCSI_Out__1__MASK 0x04u\r
-#define SCSI_Out__1__PC CYREG_PRT4_PC2\r
-#define SCSI_Out__1__PORT 4u\r
-#define SCSI_Out__1__PRT CYREG_PRT4_PRT\r
-#define SCSI_Out__1__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
-#define SCSI_Out__1__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
-#define SCSI_Out__1__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
-#define SCSI_Out__1__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
-#define SCSI_Out__1__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
-#define SCSI_Out__1__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
-#define SCSI_Out__1__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
-#define SCSI_Out__1__PS CYREG_PRT4_PS\r
-#define SCSI_Out__1__SHIFT 2u\r
-#define SCSI_Out__1__SLW CYREG_PRT4_SLW\r
-#define SCSI_Out__2__AG CYREG_PRT0_AG\r
-#define SCSI_Out__2__AMUX CYREG_PRT0_AMUX\r
-#define SCSI_Out__2__BIE CYREG_PRT0_BIE\r
-#define SCSI_Out__2__BIT_MASK CYREG_PRT0_BIT_MASK\r
-#define SCSI_Out__2__BYP CYREG_PRT0_BYP\r
-#define SCSI_Out__2__CTL CYREG_PRT0_CTL\r
-#define SCSI_Out__2__DM0 CYREG_PRT0_DM0\r
-#define SCSI_Out__2__DM1 CYREG_PRT0_DM1\r
-#define SCSI_Out__2__DM2 CYREG_PRT0_DM2\r
-#define SCSI_Out__2__DR CYREG_PRT0_DR\r
-#define SCSI_Out__2__INP_DIS CYREG_PRT0_INP_DIS\r
-#define SCSI_Out__2__INTTYPE CYREG_PICU0_INTTYPE7\r
-#define SCSI_Out__2__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
-#define SCSI_Out__2__LCD_EN CYREG_PRT0_LCD_EN\r
-#define SCSI_Out__2__MASK 0x80u\r
-#define SCSI_Out__2__PC CYREG_PRT0_PC7\r
-#define SCSI_Out__2__PORT 0u\r
-#define SCSI_Out__2__PRT CYREG_PRT0_PRT\r
-#define SCSI_Out__2__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
-#define SCSI_Out__2__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
-#define SCSI_Out__2__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
-#define SCSI_Out__2__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
-#define SCSI_Out__2__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
-#define SCSI_Out__2__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
-#define SCSI_Out__2__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
-#define SCSI_Out__2__PS CYREG_PRT0_PS\r
-#define SCSI_Out__2__SHIFT 7u\r
-#define SCSI_Out__2__SLW CYREG_PRT0_SLW\r
-#define SCSI_Out__3__AG CYREG_PRT0_AG\r
-#define SCSI_Out__3__AMUX CYREG_PRT0_AMUX\r
-#define SCSI_Out__3__BIE CYREG_PRT0_BIE\r
-#define SCSI_Out__3__BIT_MASK CYREG_PRT0_BIT_MASK\r
-#define SCSI_Out__3__BYP CYREG_PRT0_BYP\r
-#define SCSI_Out__3__CTL CYREG_PRT0_CTL\r
-#define SCSI_Out__3__DM0 CYREG_PRT0_DM0\r
-#define SCSI_Out__3__DM1 CYREG_PRT0_DM1\r
-#define SCSI_Out__3__DM2 CYREG_PRT0_DM2\r
-#define SCSI_Out__3__DR CYREG_PRT0_DR\r
-#define SCSI_Out__3__INP_DIS CYREG_PRT0_INP_DIS\r
-#define SCSI_Out__3__INTTYPE CYREG_PICU0_INTTYPE6\r
-#define SCSI_Out__3__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
-#define SCSI_Out__3__LCD_EN CYREG_PRT0_LCD_EN\r
-#define SCSI_Out__3__MASK 0x40u\r
-#define SCSI_Out__3__PC CYREG_PRT0_PC6\r
-#define SCSI_Out__3__PORT 0u\r
-#define SCSI_Out__3__PRT CYREG_PRT0_PRT\r
-#define SCSI_Out__3__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
-#define SCSI_Out__3__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
-#define SCSI_Out__3__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
-#define SCSI_Out__3__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
-#define SCSI_Out__3__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
-#define SCSI_Out__3__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
-#define SCSI_Out__3__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
-#define SCSI_Out__3__PS CYREG_PRT0_PS\r
-#define SCSI_Out__3__SHIFT 6u\r
-#define SCSI_Out__3__SLW CYREG_PRT0_SLW\r
-#define SCSI_Out__4__AG CYREG_PRT0_AG\r
-#define SCSI_Out__4__AMUX CYREG_PRT0_AMUX\r
-#define SCSI_Out__4__BIE CYREG_PRT0_BIE\r
-#define SCSI_Out__4__BIT_MASK CYREG_PRT0_BIT_MASK\r
-#define SCSI_Out__4__BYP CYREG_PRT0_BYP\r
-#define SCSI_Out__4__CTL CYREG_PRT0_CTL\r
-#define SCSI_Out__4__DM0 CYREG_PRT0_DM0\r
-#define SCSI_Out__4__DM1 CYREG_PRT0_DM1\r
-#define SCSI_Out__4__DM2 CYREG_PRT0_DM2\r
-#define SCSI_Out__4__DR CYREG_PRT0_DR\r
-#define SCSI_Out__4__INP_DIS CYREG_PRT0_INP_DIS\r
-#define SCSI_Out__4__INTTYPE CYREG_PICU0_INTTYPE5\r
-#define SCSI_Out__4__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
-#define SCSI_Out__4__LCD_EN CYREG_PRT0_LCD_EN\r
-#define SCSI_Out__4__MASK 0x20u\r
-#define SCSI_Out__4__PC CYREG_PRT0_PC5\r
-#define SCSI_Out__4__PORT 0u\r
-#define SCSI_Out__4__PRT CYREG_PRT0_PRT\r
-#define SCSI_Out__4__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
-#define SCSI_Out__4__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
-#define SCSI_Out__4__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
-#define SCSI_Out__4__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
-#define SCSI_Out__4__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
-#define SCSI_Out__4__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
-#define SCSI_Out__4__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
-#define SCSI_Out__4__PS CYREG_PRT0_PS\r
-#define SCSI_Out__4__SHIFT 5u\r
-#define SCSI_Out__4__SLW CYREG_PRT0_SLW\r
-#define SCSI_Out__5__AG CYREG_PRT0_AG\r
-#define SCSI_Out__5__AMUX CYREG_PRT0_AMUX\r
-#define SCSI_Out__5__BIE CYREG_PRT0_BIE\r
-#define SCSI_Out__5__BIT_MASK CYREG_PRT0_BIT_MASK\r
-#define SCSI_Out__5__BYP CYREG_PRT0_BYP\r
-#define SCSI_Out__5__CTL CYREG_PRT0_CTL\r
-#define SCSI_Out__5__DM0 CYREG_PRT0_DM0\r
-#define SCSI_Out__5__DM1 CYREG_PRT0_DM1\r
-#define SCSI_Out__5__DM2 CYREG_PRT0_DM2\r
-#define SCSI_Out__5__DR CYREG_PRT0_DR\r
-#define SCSI_Out__5__INP_DIS CYREG_PRT0_INP_DIS\r
-#define SCSI_Out__5__INTTYPE CYREG_PICU0_INTTYPE4\r
-#define SCSI_Out__5__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
-#define SCSI_Out__5__LCD_EN CYREG_PRT0_LCD_EN\r
-#define SCSI_Out__5__MASK 0x10u\r
-#define SCSI_Out__5__PC CYREG_PRT0_PC4\r
-#define SCSI_Out__5__PORT 0u\r
-#define SCSI_Out__5__PRT CYREG_PRT0_PRT\r
-#define SCSI_Out__5__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
-#define SCSI_Out__5__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
-#define SCSI_Out__5__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
-#define SCSI_Out__5__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
-#define SCSI_Out__5__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
-#define SCSI_Out__5__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
-#define SCSI_Out__5__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
-#define SCSI_Out__5__PS CYREG_PRT0_PS\r
-#define SCSI_Out__5__SHIFT 4u\r
-#define SCSI_Out__5__SLW CYREG_PRT0_SLW\r
-#define SCSI_Out__6__AG CYREG_PRT0_AG\r
-#define SCSI_Out__6__AMUX CYREG_PRT0_AMUX\r
-#define SCSI_Out__6__BIE CYREG_PRT0_BIE\r
-#define SCSI_Out__6__BIT_MASK CYREG_PRT0_BIT_MASK\r
-#define SCSI_Out__6__BYP CYREG_PRT0_BYP\r
-#define SCSI_Out__6__CTL CYREG_PRT0_CTL\r
-#define SCSI_Out__6__DM0 CYREG_PRT0_DM0\r
-#define SCSI_Out__6__DM1 CYREG_PRT0_DM1\r
-#define SCSI_Out__6__DM2 CYREG_PRT0_DM2\r
-#define SCSI_Out__6__DR CYREG_PRT0_DR\r
-#define SCSI_Out__6__INP_DIS CYREG_PRT0_INP_DIS\r
-#define SCSI_Out__6__INTTYPE CYREG_PICU0_INTTYPE3\r
-#define SCSI_Out__6__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
-#define SCSI_Out__6__LCD_EN CYREG_PRT0_LCD_EN\r
-#define SCSI_Out__6__MASK 0x08u\r
-#define SCSI_Out__6__PC CYREG_PRT0_PC3\r
-#define SCSI_Out__6__PORT 0u\r
-#define SCSI_Out__6__PRT CYREG_PRT0_PRT\r
-#define SCSI_Out__6__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
-#define SCSI_Out__6__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
-#define SCSI_Out__6__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
-#define SCSI_Out__6__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
-#define SCSI_Out__6__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
-#define SCSI_Out__6__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
-#define SCSI_Out__6__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
-#define SCSI_Out__6__PS CYREG_PRT0_PS\r
-#define SCSI_Out__6__SHIFT 3u\r
-#define SCSI_Out__6__SLW CYREG_PRT0_SLW\r
-#define SCSI_Out__7__AG CYREG_PRT0_AG\r
-#define SCSI_Out__7__AMUX CYREG_PRT0_AMUX\r
-#define SCSI_Out__7__BIE CYREG_PRT0_BIE\r
-#define SCSI_Out__7__BIT_MASK CYREG_PRT0_BIT_MASK\r
-#define SCSI_Out__7__BYP CYREG_PRT0_BYP\r
-#define SCSI_Out__7__CTL CYREG_PRT0_CTL\r
-#define SCSI_Out__7__DM0 CYREG_PRT0_DM0\r
-#define SCSI_Out__7__DM1 CYREG_PRT0_DM1\r
-#define SCSI_Out__7__DM2 CYREG_PRT0_DM2\r
-#define SCSI_Out__7__DR CYREG_PRT0_DR\r
-#define SCSI_Out__7__INP_DIS CYREG_PRT0_INP_DIS\r
-#define SCSI_Out__7__INTTYPE CYREG_PICU0_INTTYPE2\r
-#define SCSI_Out__7__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
-#define SCSI_Out__7__LCD_EN CYREG_PRT0_LCD_EN\r
-#define SCSI_Out__7__MASK 0x04u\r
-#define SCSI_Out__7__PC CYREG_PRT0_PC2\r
-#define SCSI_Out__7__PORT 0u\r
-#define SCSI_Out__7__PRT CYREG_PRT0_PRT\r
-#define SCSI_Out__7__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
-#define SCSI_Out__7__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
-#define SCSI_Out__7__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
-#define SCSI_Out__7__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
-#define SCSI_Out__7__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
-#define SCSI_Out__7__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
-#define SCSI_Out__7__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
-#define SCSI_Out__7__PS CYREG_PRT0_PS\r
-#define SCSI_Out__7__SHIFT 2u\r
-#define SCSI_Out__7__SLW CYREG_PRT0_SLW\r
-#define SCSI_Out__8__AG CYREG_PRT0_AG\r
-#define SCSI_Out__8__AMUX CYREG_PRT0_AMUX\r
-#define SCSI_Out__8__BIE CYREG_PRT0_BIE\r
-#define SCSI_Out__8__BIT_MASK CYREG_PRT0_BIT_MASK\r
-#define SCSI_Out__8__BYP CYREG_PRT0_BYP\r
-#define SCSI_Out__8__CTL CYREG_PRT0_CTL\r
-#define SCSI_Out__8__DM0 CYREG_PRT0_DM0\r
-#define SCSI_Out__8__DM1 CYREG_PRT0_DM1\r
-#define SCSI_Out__8__DM2 CYREG_PRT0_DM2\r
-#define SCSI_Out__8__DR CYREG_PRT0_DR\r
-#define SCSI_Out__8__INP_DIS CYREG_PRT0_INP_DIS\r
-#define SCSI_Out__8__INTTYPE CYREG_PICU0_INTTYPE1\r
-#define SCSI_Out__8__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
-#define SCSI_Out__8__LCD_EN CYREG_PRT0_LCD_EN\r
-#define SCSI_Out__8__MASK 0x02u\r
-#define SCSI_Out__8__PC CYREG_PRT0_PC1\r
-#define SCSI_Out__8__PORT 0u\r
-#define SCSI_Out__8__PRT CYREG_PRT0_PRT\r
-#define SCSI_Out__8__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
-#define SCSI_Out__8__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
-#define SCSI_Out__8__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
-#define SCSI_Out__8__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
-#define SCSI_Out__8__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
-#define SCSI_Out__8__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
-#define SCSI_Out__8__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
-#define SCSI_Out__8__PS CYREG_PRT0_PS\r
-#define SCSI_Out__8__SHIFT 1u\r
-#define SCSI_Out__8__SLW CYREG_PRT0_SLW\r
-#define SCSI_Out__9__AG CYREG_PRT0_AG\r
-#define SCSI_Out__9__AMUX CYREG_PRT0_AMUX\r
-#define SCSI_Out__9__BIE CYREG_PRT0_BIE\r
-#define SCSI_Out__9__BIT_MASK CYREG_PRT0_BIT_MASK\r
-#define SCSI_Out__9__BYP CYREG_PRT0_BYP\r
-#define SCSI_Out__9__CTL CYREG_PRT0_CTL\r
-#define SCSI_Out__9__DM0 CYREG_PRT0_DM0\r
-#define SCSI_Out__9__DM1 CYREG_PRT0_DM1\r
-#define SCSI_Out__9__DM2 CYREG_PRT0_DM2\r
-#define SCSI_Out__9__DR CYREG_PRT0_DR\r
-#define SCSI_Out__9__INP_DIS CYREG_PRT0_INP_DIS\r
-#define SCSI_Out__9__INTTYPE CYREG_PICU0_INTTYPE0\r
-#define SCSI_Out__9__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
-#define SCSI_Out__9__LCD_EN CYREG_PRT0_LCD_EN\r
-#define SCSI_Out__9__MASK 0x01u\r
-#define SCSI_Out__9__PC CYREG_PRT0_PC0\r
-#define SCSI_Out__9__PORT 0u\r
-#define SCSI_Out__9__PRT CYREG_PRT0_PRT\r
-#define SCSI_Out__9__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
-#define SCSI_Out__9__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
-#define SCSI_Out__9__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
-#define SCSI_Out__9__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
-#define SCSI_Out__9__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
-#define SCSI_Out__9__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
-#define SCSI_Out__9__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
-#define SCSI_Out__9__PS CYREG_PRT0_PS\r
-#define SCSI_Out__9__SHIFT 0u\r
-#define SCSI_Out__9__SLW CYREG_PRT0_SLW\r
-#define SCSI_Out__ACK__AG CYREG_PRT0_AG\r
-#define SCSI_Out__ACK__AMUX CYREG_PRT0_AMUX\r
-#define SCSI_Out__ACK__BIE CYREG_PRT0_BIE\r
-#define SCSI_Out__ACK__BIT_MASK CYREG_PRT0_BIT_MASK\r
-#define SCSI_Out__ACK__BYP CYREG_PRT0_BYP\r
-#define SCSI_Out__ACK__CTL CYREG_PRT0_CTL\r
-#define SCSI_Out__ACK__DM0 CYREG_PRT0_DM0\r
-#define SCSI_Out__ACK__DM1 CYREG_PRT0_DM1\r
-#define SCSI_Out__ACK__DM2 CYREG_PRT0_DM2\r
-#define SCSI_Out__ACK__DR CYREG_PRT0_DR\r
-#define SCSI_Out__ACK__INP_DIS CYREG_PRT0_INP_DIS\r
-#define SCSI_Out__ACK__INTTYPE CYREG_PICU0_INTTYPE6\r
-#define SCSI_Out__ACK__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
-#define SCSI_Out__ACK__LCD_EN CYREG_PRT0_LCD_EN\r
-#define SCSI_Out__ACK__MASK 0x40u\r
-#define SCSI_Out__ACK__PC CYREG_PRT0_PC6\r
-#define SCSI_Out__ACK__PORT 0u\r
-#define SCSI_Out__ACK__PRT CYREG_PRT0_PRT\r
-#define SCSI_Out__ACK__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
-#define SCSI_Out__ACK__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
-#define SCSI_Out__ACK__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
-#define SCSI_Out__ACK__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
-#define SCSI_Out__ACK__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
-#define SCSI_Out__ACK__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
-#define SCSI_Out__ACK__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
-#define SCSI_Out__ACK__PS CYREG_PRT0_PS\r
-#define SCSI_Out__ACK__SHIFT 6u\r
-#define SCSI_Out__ACK__SLW CYREG_PRT0_SLW\r
-#define SCSI_Out__ATN__AG CYREG_PRT4_AG\r
-#define SCSI_Out__ATN__AMUX CYREG_PRT4_AMUX\r
-#define SCSI_Out__ATN__BIE CYREG_PRT4_BIE\r
-#define SCSI_Out__ATN__BIT_MASK CYREG_PRT4_BIT_MASK\r
-#define SCSI_Out__ATN__BYP CYREG_PRT4_BYP\r
-#define SCSI_Out__ATN__CTL CYREG_PRT4_CTL\r
-#define SCSI_Out__ATN__DM0 CYREG_PRT4_DM0\r
-#define SCSI_Out__ATN__DM1 CYREG_PRT4_DM1\r
-#define SCSI_Out__ATN__DM2 CYREG_PRT4_DM2\r
-#define SCSI_Out__ATN__DR CYREG_PRT4_DR\r
-#define SCSI_Out__ATN__INP_DIS CYREG_PRT4_INP_DIS\r
-#define SCSI_Out__ATN__INTTYPE CYREG_PICU4_INTTYPE2\r
-#define SCSI_Out__ATN__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
-#define SCSI_Out__ATN__LCD_EN CYREG_PRT4_LCD_EN\r
-#define SCSI_Out__ATN__MASK 0x04u\r
-#define SCSI_Out__ATN__PC CYREG_PRT4_PC2\r
-#define SCSI_Out__ATN__PORT 4u\r
-#define SCSI_Out__ATN__PRT CYREG_PRT4_PRT\r
-#define SCSI_Out__ATN__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
-#define SCSI_Out__ATN__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
-#define SCSI_Out__ATN__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
-#define SCSI_Out__ATN__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
-#define SCSI_Out__ATN__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
-#define SCSI_Out__ATN__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
-#define SCSI_Out__ATN__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
-#define SCSI_Out__ATN__PS CYREG_PRT4_PS\r
-#define SCSI_Out__ATN__SHIFT 2u\r
-#define SCSI_Out__ATN__SLW CYREG_PRT4_SLW\r
-#define SCSI_Out__BSY__AG CYREG_PRT0_AG\r
-#define SCSI_Out__BSY__AMUX CYREG_PRT0_AMUX\r
-#define SCSI_Out__BSY__BIE CYREG_PRT0_BIE\r
-#define SCSI_Out__BSY__BIT_MASK CYREG_PRT0_BIT_MASK\r
-#define SCSI_Out__BSY__BYP CYREG_PRT0_BYP\r
-#define SCSI_Out__BSY__CTL CYREG_PRT0_CTL\r
-#define SCSI_Out__BSY__DM0 CYREG_PRT0_DM0\r
-#define SCSI_Out__BSY__DM1 CYREG_PRT0_DM1\r
-#define SCSI_Out__BSY__DM2 CYREG_PRT0_DM2\r
-#define SCSI_Out__BSY__DR CYREG_PRT0_DR\r
-#define SCSI_Out__BSY__INP_DIS CYREG_PRT0_INP_DIS\r
-#define SCSI_Out__BSY__INTTYPE CYREG_PICU0_INTTYPE7\r
-#define SCSI_Out__BSY__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
-#define SCSI_Out__BSY__LCD_EN CYREG_PRT0_LCD_EN\r
-#define SCSI_Out__BSY__MASK 0x80u\r
-#define SCSI_Out__BSY__PC CYREG_PRT0_PC7\r
-#define SCSI_Out__BSY__PORT 0u\r
-#define SCSI_Out__BSY__PRT CYREG_PRT0_PRT\r
-#define SCSI_Out__BSY__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
-#define SCSI_Out__BSY__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
-#define SCSI_Out__BSY__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
-#define SCSI_Out__BSY__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
-#define SCSI_Out__BSY__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
-#define SCSI_Out__BSY__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
-#define SCSI_Out__BSY__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
-#define SCSI_Out__BSY__PS CYREG_PRT0_PS\r
-#define SCSI_Out__BSY__SHIFT 7u\r
-#define SCSI_Out__BSY__SLW CYREG_PRT0_SLW\r
-#define SCSI_Out__CD_raw__AG CYREG_PRT0_AG\r
-#define SCSI_Out__CD_raw__AMUX CYREG_PRT0_AMUX\r
-#define SCSI_Out__CD_raw__BIE CYREG_PRT0_BIE\r
-#define SCSI_Out__CD_raw__BIT_MASK CYREG_PRT0_BIT_MASK\r
-#define SCSI_Out__CD_raw__BYP CYREG_PRT0_BYP\r
-#define SCSI_Out__CD_raw__CTL CYREG_PRT0_CTL\r
-#define SCSI_Out__CD_raw__DM0 CYREG_PRT0_DM0\r
-#define SCSI_Out__CD_raw__DM1 CYREG_PRT0_DM1\r
-#define SCSI_Out__CD_raw__DM2 CYREG_PRT0_DM2\r
-#define SCSI_Out__CD_raw__DR CYREG_PRT0_DR\r
-#define SCSI_Out__CD_raw__INP_DIS CYREG_PRT0_INP_DIS\r
-#define SCSI_Out__CD_raw__INTTYPE CYREG_PICU0_INTTYPE2\r
-#define SCSI_Out__CD_raw__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
-#define SCSI_Out__CD_raw__LCD_EN CYREG_PRT0_LCD_EN\r
-#define SCSI_Out__CD_raw__MASK 0x04u\r
-#define SCSI_Out__CD_raw__PC CYREG_PRT0_PC2\r
-#define SCSI_Out__CD_raw__PORT 0u\r
-#define SCSI_Out__CD_raw__PRT CYREG_PRT0_PRT\r
-#define SCSI_Out__CD_raw__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
-#define SCSI_Out__CD_raw__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
-#define SCSI_Out__CD_raw__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
-#define SCSI_Out__CD_raw__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
-#define SCSI_Out__CD_raw__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
-#define SCSI_Out__CD_raw__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
-#define SCSI_Out__CD_raw__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
-#define SCSI_Out__CD_raw__PS CYREG_PRT0_PS\r
-#define SCSI_Out__CD_raw__SHIFT 2u\r
-#define SCSI_Out__CD_raw__SLW CYREG_PRT0_SLW\r
-#define SCSI_Out__DBP_raw__AG CYREG_PRT4_AG\r
-#define SCSI_Out__DBP_raw__AMUX CYREG_PRT4_AMUX\r
-#define SCSI_Out__DBP_raw__BIE CYREG_PRT4_BIE\r
-#define SCSI_Out__DBP_raw__BIT_MASK CYREG_PRT4_BIT_MASK\r
-#define SCSI_Out__DBP_raw__BYP CYREG_PRT4_BYP\r
-#define SCSI_Out__DBP_raw__CTL CYREG_PRT4_CTL\r
-#define SCSI_Out__DBP_raw__DM0 CYREG_PRT4_DM0\r
-#define SCSI_Out__DBP_raw__DM1 CYREG_PRT4_DM1\r
-#define SCSI_Out__DBP_raw__DM2 CYREG_PRT4_DM2\r
-#define SCSI_Out__DBP_raw__DR CYREG_PRT4_DR\r
-#define SCSI_Out__DBP_raw__INP_DIS CYREG_PRT4_INP_DIS\r
-#define SCSI_Out__DBP_raw__INTTYPE CYREG_PICU4_INTTYPE3\r
-#define SCSI_Out__DBP_raw__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
-#define SCSI_Out__DBP_raw__LCD_EN CYREG_PRT4_LCD_EN\r
-#define SCSI_Out__DBP_raw__MASK 0x08u\r
-#define SCSI_Out__DBP_raw__PC CYREG_PRT4_PC3\r
-#define SCSI_Out__DBP_raw__PORT 4u\r
-#define SCSI_Out__DBP_raw__PRT CYREG_PRT4_PRT\r
-#define SCSI_Out__DBP_raw__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
-#define SCSI_Out__DBP_raw__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
-#define SCSI_Out__DBP_raw__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
-#define SCSI_Out__DBP_raw__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
-#define SCSI_Out__DBP_raw__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
-#define SCSI_Out__DBP_raw__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
-#define SCSI_Out__DBP_raw__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
-#define SCSI_Out__DBP_raw__PS CYREG_PRT4_PS\r
-#define SCSI_Out__DBP_raw__SHIFT 3u\r
-#define SCSI_Out__DBP_raw__SLW CYREG_PRT4_SLW\r
-#define SCSI_Out__IO_raw__AG CYREG_PRT0_AG\r
-#define SCSI_Out__IO_raw__AMUX CYREG_PRT0_AMUX\r
-#define SCSI_Out__IO_raw__BIE CYREG_PRT0_BIE\r
-#define SCSI_Out__IO_raw__BIT_MASK CYREG_PRT0_BIT_MASK\r
-#define SCSI_Out__IO_raw__BYP CYREG_PRT0_BYP\r
-#define SCSI_Out__IO_raw__CTL CYREG_PRT0_CTL\r
-#define SCSI_Out__IO_raw__DM0 CYREG_PRT0_DM0\r
-#define SCSI_Out__IO_raw__DM1 CYREG_PRT0_DM1\r
-#define SCSI_Out__IO_raw__DM2 CYREG_PRT0_DM2\r
-#define SCSI_Out__IO_raw__DR CYREG_PRT0_DR\r
-#define SCSI_Out__IO_raw__INP_DIS CYREG_PRT0_INP_DIS\r
-#define SCSI_Out__IO_raw__INTTYPE CYREG_PICU0_INTTYPE0\r
-#define SCSI_Out__IO_raw__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
-#define SCSI_Out__IO_raw__LCD_EN CYREG_PRT0_LCD_EN\r
-#define SCSI_Out__IO_raw__MASK 0x01u\r
-#define SCSI_Out__IO_raw__PC CYREG_PRT0_PC0\r
-#define SCSI_Out__IO_raw__PORT 0u\r
-#define SCSI_Out__IO_raw__PRT CYREG_PRT0_PRT\r
-#define SCSI_Out__IO_raw__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
-#define SCSI_Out__IO_raw__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
-#define SCSI_Out__IO_raw__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
-#define SCSI_Out__IO_raw__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
-#define SCSI_Out__IO_raw__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
-#define SCSI_Out__IO_raw__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
-#define SCSI_Out__IO_raw__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
-#define SCSI_Out__IO_raw__PS CYREG_PRT0_PS\r
-#define SCSI_Out__IO_raw__SHIFT 0u\r
-#define SCSI_Out__IO_raw__SLW CYREG_PRT0_SLW\r
-#define SCSI_Out__MSG_raw__AG CYREG_PRT0_AG\r
-#define SCSI_Out__MSG_raw__AMUX CYREG_PRT0_AMUX\r
-#define SCSI_Out__MSG_raw__BIE CYREG_PRT0_BIE\r
-#define SCSI_Out__MSG_raw__BIT_MASK CYREG_PRT0_BIT_MASK\r
-#define SCSI_Out__MSG_raw__BYP CYREG_PRT0_BYP\r
-#define SCSI_Out__MSG_raw__CTL CYREG_PRT0_CTL\r
-#define SCSI_Out__MSG_raw__DM0 CYREG_PRT0_DM0\r
-#define SCSI_Out__MSG_raw__DM1 CYREG_PRT0_DM1\r
-#define SCSI_Out__MSG_raw__DM2 CYREG_PRT0_DM2\r
-#define SCSI_Out__MSG_raw__DR CYREG_PRT0_DR\r
-#define SCSI_Out__MSG_raw__INP_DIS CYREG_PRT0_INP_DIS\r
-#define SCSI_Out__MSG_raw__INTTYPE CYREG_PICU0_INTTYPE4\r
-#define SCSI_Out__MSG_raw__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
-#define SCSI_Out__MSG_raw__LCD_EN CYREG_PRT0_LCD_EN\r
-#define SCSI_Out__MSG_raw__MASK 0x10u\r
-#define SCSI_Out__MSG_raw__PC CYREG_PRT0_PC4\r
-#define SCSI_Out__MSG_raw__PORT 0u\r
-#define SCSI_Out__MSG_raw__PRT CYREG_PRT0_PRT\r
-#define SCSI_Out__MSG_raw__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
-#define SCSI_Out__MSG_raw__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
-#define SCSI_Out__MSG_raw__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
-#define SCSI_Out__MSG_raw__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
-#define SCSI_Out__MSG_raw__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
-#define SCSI_Out__MSG_raw__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
-#define SCSI_Out__MSG_raw__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
-#define SCSI_Out__MSG_raw__PS CYREG_PRT0_PS\r
-#define SCSI_Out__MSG_raw__SHIFT 4u\r
-#define SCSI_Out__MSG_raw__SLW CYREG_PRT0_SLW\r
-#define SCSI_Out__REQ__AG CYREG_PRT0_AG\r
-#define SCSI_Out__REQ__AMUX CYREG_PRT0_AMUX\r
-#define SCSI_Out__REQ__BIE CYREG_PRT0_BIE\r
-#define SCSI_Out__REQ__BIT_MASK CYREG_PRT0_BIT_MASK\r
-#define SCSI_Out__REQ__BYP CYREG_PRT0_BYP\r
-#define SCSI_Out__REQ__CTL CYREG_PRT0_CTL\r
-#define SCSI_Out__REQ__DM0 CYREG_PRT0_DM0\r
-#define SCSI_Out__REQ__DM1 CYREG_PRT0_DM1\r
-#define SCSI_Out__REQ__DM2 CYREG_PRT0_DM2\r
-#define SCSI_Out__REQ__DR CYREG_PRT0_DR\r
-#define SCSI_Out__REQ__INP_DIS CYREG_PRT0_INP_DIS\r
-#define SCSI_Out__REQ__INTTYPE CYREG_PICU0_INTTYPE1\r
-#define SCSI_Out__REQ__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
-#define SCSI_Out__REQ__LCD_EN CYREG_PRT0_LCD_EN\r
-#define SCSI_Out__REQ__MASK 0x02u\r
-#define SCSI_Out__REQ__PC CYREG_PRT0_PC1\r
-#define SCSI_Out__REQ__PORT 0u\r
-#define SCSI_Out__REQ__PRT CYREG_PRT0_PRT\r
-#define SCSI_Out__REQ__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
-#define SCSI_Out__REQ__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
-#define SCSI_Out__REQ__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
-#define SCSI_Out__REQ__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
-#define SCSI_Out__REQ__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
-#define SCSI_Out__REQ__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
-#define SCSI_Out__REQ__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
-#define SCSI_Out__REQ__PS CYREG_PRT0_PS\r
-#define SCSI_Out__REQ__SHIFT 1u\r
-#define SCSI_Out__REQ__SLW CYREG_PRT0_SLW\r
-#define SCSI_Out__RST__AG CYREG_PRT0_AG\r
-#define SCSI_Out__RST__AMUX CYREG_PRT0_AMUX\r
-#define SCSI_Out__RST__BIE CYREG_PRT0_BIE\r
-#define SCSI_Out__RST__BIT_MASK CYREG_PRT0_BIT_MASK\r
-#define SCSI_Out__RST__BYP CYREG_PRT0_BYP\r
-#define SCSI_Out__RST__CTL CYREG_PRT0_CTL\r
-#define SCSI_Out__RST__DM0 CYREG_PRT0_DM0\r
-#define SCSI_Out__RST__DM1 CYREG_PRT0_DM1\r
-#define SCSI_Out__RST__DM2 CYREG_PRT0_DM2\r
-#define SCSI_Out__RST__DR CYREG_PRT0_DR\r
-#define SCSI_Out__RST__INP_DIS CYREG_PRT0_INP_DIS\r
-#define SCSI_Out__RST__INTTYPE CYREG_PICU0_INTTYPE5\r
-#define SCSI_Out__RST__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
-#define SCSI_Out__RST__LCD_EN CYREG_PRT0_LCD_EN\r
-#define SCSI_Out__RST__MASK 0x20u\r
-#define SCSI_Out__RST__PC CYREG_PRT0_PC5\r
-#define SCSI_Out__RST__PORT 0u\r
-#define SCSI_Out__RST__PRT CYREG_PRT0_PRT\r
-#define SCSI_Out__RST__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
-#define SCSI_Out__RST__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
-#define SCSI_Out__RST__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
-#define SCSI_Out__RST__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
-#define SCSI_Out__RST__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
-#define SCSI_Out__RST__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
-#define SCSI_Out__RST__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
-#define SCSI_Out__RST__PS CYREG_PRT0_PS\r
-#define SCSI_Out__RST__SHIFT 5u\r
-#define SCSI_Out__RST__SLW CYREG_PRT0_SLW\r
-#define SCSI_Out__SEL__AG CYREG_PRT0_AG\r
-#define SCSI_Out__SEL__AMUX CYREG_PRT0_AMUX\r
-#define SCSI_Out__SEL__BIE CYREG_PRT0_BIE\r
-#define SCSI_Out__SEL__BIT_MASK CYREG_PRT0_BIT_MASK\r
-#define SCSI_Out__SEL__BYP CYREG_PRT0_BYP\r
-#define SCSI_Out__SEL__CTL CYREG_PRT0_CTL\r
-#define SCSI_Out__SEL__DM0 CYREG_PRT0_DM0\r
-#define SCSI_Out__SEL__DM1 CYREG_PRT0_DM1\r
-#define SCSI_Out__SEL__DM2 CYREG_PRT0_DM2\r
-#define SCSI_Out__SEL__DR CYREG_PRT0_DR\r
-#define SCSI_Out__SEL__INP_DIS CYREG_PRT0_INP_DIS\r
-#define SCSI_Out__SEL__INTTYPE CYREG_PICU0_INTTYPE3\r
-#define SCSI_Out__SEL__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
-#define SCSI_Out__SEL__LCD_EN CYREG_PRT0_LCD_EN\r
-#define SCSI_Out__SEL__MASK 0x08u\r
-#define SCSI_Out__SEL__PC CYREG_PRT0_PC3\r
-#define SCSI_Out__SEL__PORT 0u\r
-#define SCSI_Out__SEL__PRT CYREG_PRT0_PRT\r
-#define SCSI_Out__SEL__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
-#define SCSI_Out__SEL__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
-#define SCSI_Out__SEL__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
-#define SCSI_Out__SEL__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
-#define SCSI_Out__SEL__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
-#define SCSI_Out__SEL__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
-#define SCSI_Out__SEL__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
-#define SCSI_Out__SEL__PS CYREG_PRT0_PS\r
-#define SCSI_Out__SEL__SHIFT 3u\r
-#define SCSI_Out__SEL__SLW CYREG_PRT0_SLW\r
-\r
-/* SCSI_Out_Bits */\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__0__MASK 0x01u\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__0__POS 0\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__1__MASK 0x02u\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__1__POS 1\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_CONTROL_AUX_CTL_REG CYREG_B1_UDB08_09_ACTL\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_CONTROL_CONTROL_REG CYREG_B1_UDB08_09_CTL\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_CONTROL_COUNT_REG CYREG_B1_UDB08_09_CTL\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_COUNT_CONTROL_REG CYREG_B1_UDB08_09_CTL\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_COUNT_COUNT_REG CYREG_B1_UDB08_09_CTL\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_MASK_MASK_REG CYREG_B1_UDB08_09_MSK\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_MASK_PERIOD_REG CYREG_B1_UDB08_09_MSK\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_PERIOD_MASK_REG CYREG_B1_UDB08_09_MSK\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_PERIOD_PERIOD_REG CYREG_B1_UDB08_09_MSK\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__2__MASK 0x04u\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__2__POS 2\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__3__MASK 0x08u\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__3__POS 3\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__4__MASK 0x10u\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__4__POS 4\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__5__MASK 0x20u\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__5__POS 5\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__6__MASK 0x40u\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__6__POS 6\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__7__MASK 0x80u\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__7__POS 7\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__CONTROL_AUX_CTL_REG CYREG_B1_UDB08_ACTL\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__CONTROL_REG CYREG_B1_UDB08_CTL\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__CONTROL_ST_REG CYREG_B1_UDB08_ST_CTL\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__COUNT_REG CYREG_B1_UDB08_CTL\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__COUNT_ST_REG CYREG_B1_UDB08_ST_CTL\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__MASK 0xFFu\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__MASK_CTL_AUX_CTL_REG CYREG_B1_UDB08_MSK_ACTL\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__PER_CTL_AUX_CTL_REG CYREG_B1_UDB08_MSK_ACTL\r
-#define SCSI_Out_Bits_Sync_ctrl_reg__PERIOD_REG CYREG_B1_UDB08_MSK\r
-\r
-/* SCSI_Out_Ctl */\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__0__MASK 0x01u\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__0__POS 0\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_CONTROL_AUX_CTL_REG CYREG_B0_UDB08_09_ACTL\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_CONTROL_CONTROL_REG CYREG_B0_UDB08_09_CTL\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_CONTROL_COUNT_REG CYREG_B0_UDB08_09_CTL\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_COUNT_CONTROL_REG CYREG_B0_UDB08_09_CTL\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_COUNT_COUNT_REG CYREG_B0_UDB08_09_CTL\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_MASK_MASK_REG CYREG_B0_UDB08_09_MSK\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_MASK_PERIOD_REG CYREG_B0_UDB08_09_MSK\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_PERIOD_MASK_REG CYREG_B0_UDB08_09_MSK\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_PERIOD_PERIOD_REG CYREG_B0_UDB08_09_MSK\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__CONTROL_AUX_CTL_REG CYREG_B0_UDB08_ACTL\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__CONTROL_REG CYREG_B0_UDB08_CTL\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__CONTROL_ST_REG CYREG_B0_UDB08_ST_CTL\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__COUNT_REG CYREG_B0_UDB08_CTL\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__COUNT_ST_REG CYREG_B0_UDB08_ST_CTL\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__MASK 0x01u\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__MASK_CTL_AUX_CTL_REG CYREG_B0_UDB08_MSK_ACTL\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__PER_CTL_AUX_CTL_REG CYREG_B0_UDB08_MSK_ACTL\r
-#define SCSI_Out_Ctl_Sync_ctrl_reg__PERIOD_REG CYREG_B0_UDB08_MSK\r
-\r
-/* SCSI_Out_DBx */\r
-#define SCSI_Out_DBx__0__AG CYREG_PRT6_AG\r
-#define SCSI_Out_DBx__0__AMUX CYREG_PRT6_AMUX\r
-#define SCSI_Out_DBx__0__BIE CYREG_PRT6_BIE\r
-#define SCSI_Out_DBx__0__BIT_MASK CYREG_PRT6_BIT_MASK\r
-#define SCSI_Out_DBx__0__BYP CYREG_PRT6_BYP\r
-#define SCSI_Out_DBx__0__CTL CYREG_PRT6_CTL\r
-#define SCSI_Out_DBx__0__DM0 CYREG_PRT6_DM0\r
-#define SCSI_Out_DBx__0__DM1 CYREG_PRT6_DM1\r
-#define SCSI_Out_DBx__0__DM2 CYREG_PRT6_DM2\r
-#define SCSI_Out_DBx__0__DR CYREG_PRT6_DR\r
-#define SCSI_Out_DBx__0__INP_DIS CYREG_PRT6_INP_DIS\r
-#define SCSI_Out_DBx__0__INTTYPE CYREG_PICU6_INTTYPE3\r
-#define SCSI_Out_DBx__0__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
-#define SCSI_Out_DBx__0__LCD_EN CYREG_PRT6_LCD_EN\r
-#define SCSI_Out_DBx__0__MASK 0x08u\r
-#define SCSI_Out_DBx__0__PC CYREG_PRT6_PC3\r
-#define SCSI_Out_DBx__0__PORT 6u\r
-#define SCSI_Out_DBx__0__PRT CYREG_PRT6_PRT\r
-#define SCSI_Out_DBx__0__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
-#define SCSI_Out_DBx__0__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
-#define SCSI_Out_DBx__0__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
-#define SCSI_Out_DBx__0__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
-#define SCSI_Out_DBx__0__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
-#define SCSI_Out_DBx__0__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
-#define SCSI_Out_DBx__0__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
-#define SCSI_Out_DBx__0__PS CYREG_PRT6_PS\r
-#define SCSI_Out_DBx__0__SHIFT 3u\r
-#define SCSI_Out_DBx__0__SLW CYREG_PRT6_SLW\r
-#define SCSI_Out_DBx__1__AG CYREG_PRT6_AG\r
-#define SCSI_Out_DBx__1__AMUX CYREG_PRT6_AMUX\r
-#define SCSI_Out_DBx__1__BIE CYREG_PRT6_BIE\r
-#define SCSI_Out_DBx__1__BIT_MASK CYREG_PRT6_BIT_MASK\r
-#define SCSI_Out_DBx__1__BYP CYREG_PRT6_BYP\r
-#define SCSI_Out_DBx__1__CTL CYREG_PRT6_CTL\r
-#define SCSI_Out_DBx__1__DM0 CYREG_PRT6_DM0\r
-#define SCSI_Out_DBx__1__DM1 CYREG_PRT6_DM1\r
-#define SCSI_Out_DBx__1__DM2 CYREG_PRT6_DM2\r
-#define SCSI_Out_DBx__1__DR CYREG_PRT6_DR\r
-#define SCSI_Out_DBx__1__INP_DIS CYREG_PRT6_INP_DIS\r
-#define SCSI_Out_DBx__1__INTTYPE CYREG_PICU6_INTTYPE2\r
-#define SCSI_Out_DBx__1__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
-#define SCSI_Out_DBx__1__LCD_EN CYREG_PRT6_LCD_EN\r
-#define SCSI_Out_DBx__1__MASK 0x04u\r
-#define SCSI_Out_DBx__1__PC CYREG_PRT6_PC2\r
-#define SCSI_Out_DBx__1__PORT 6u\r
-#define SCSI_Out_DBx__1__PRT CYREG_PRT6_PRT\r
-#define SCSI_Out_DBx__1__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
-#define SCSI_Out_DBx__1__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
-#define SCSI_Out_DBx__1__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
-#define SCSI_Out_DBx__1__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
-#define SCSI_Out_DBx__1__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
-#define SCSI_Out_DBx__1__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
-#define SCSI_Out_DBx__1__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
-#define SCSI_Out_DBx__1__PS CYREG_PRT6_PS\r
-#define SCSI_Out_DBx__1__SHIFT 2u\r
-#define SCSI_Out_DBx__1__SLW CYREG_PRT6_SLW\r
-#define SCSI_Out_DBx__2__AG CYREG_PRT6_AG\r
-#define SCSI_Out_DBx__2__AMUX CYREG_PRT6_AMUX\r
-#define SCSI_Out_DBx__2__BIE CYREG_PRT6_BIE\r
-#define SCSI_Out_DBx__2__BIT_MASK CYREG_PRT6_BIT_MASK\r
-#define SCSI_Out_DBx__2__BYP CYREG_PRT6_BYP\r
-#define SCSI_Out_DBx__2__CTL CYREG_PRT6_CTL\r
-#define SCSI_Out_DBx__2__DM0 CYREG_PRT6_DM0\r
-#define SCSI_Out_DBx__2__DM1 CYREG_PRT6_DM1\r
-#define SCSI_Out_DBx__2__DM2 CYREG_PRT6_DM2\r
-#define SCSI_Out_DBx__2__DR CYREG_PRT6_DR\r
-#define SCSI_Out_DBx__2__INP_DIS CYREG_PRT6_INP_DIS\r
-#define SCSI_Out_DBx__2__INTTYPE CYREG_PICU6_INTTYPE1\r
-#define SCSI_Out_DBx__2__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
-#define SCSI_Out_DBx__2__LCD_EN CYREG_PRT6_LCD_EN\r
-#define SCSI_Out_DBx__2__MASK 0x02u\r
-#define SCSI_Out_DBx__2__PC CYREG_PRT6_PC1\r
-#define SCSI_Out_DBx__2__PORT 6u\r
-#define SCSI_Out_DBx__2__PRT CYREG_PRT6_PRT\r
-#define SCSI_Out_DBx__2__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
-#define SCSI_Out_DBx__2__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
-#define SCSI_Out_DBx__2__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
-#define SCSI_Out_DBx__2__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
-#define SCSI_Out_DBx__2__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
-#define SCSI_Out_DBx__2__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
-#define SCSI_Out_DBx__2__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
-#define SCSI_Out_DBx__2__PS CYREG_PRT6_PS\r
-#define SCSI_Out_DBx__2__SHIFT 1u\r
-#define SCSI_Out_DBx__2__SLW CYREG_PRT6_SLW\r
-#define SCSI_Out_DBx__3__AG CYREG_PRT6_AG\r
-#define SCSI_Out_DBx__3__AMUX CYREG_PRT6_AMUX\r
-#define SCSI_Out_DBx__3__BIE CYREG_PRT6_BIE\r
-#define SCSI_Out_DBx__3__BIT_MASK CYREG_PRT6_BIT_MASK\r
-#define SCSI_Out_DBx__3__BYP CYREG_PRT6_BYP\r
-#define SCSI_Out_DBx__3__CTL CYREG_PRT6_CTL\r
-#define SCSI_Out_DBx__3__DM0 CYREG_PRT6_DM0\r
-#define SCSI_Out_DBx__3__DM1 CYREG_PRT6_DM1\r
-#define SCSI_Out_DBx__3__DM2 CYREG_PRT6_DM2\r
-#define SCSI_Out_DBx__3__DR CYREG_PRT6_DR\r
-#define SCSI_Out_DBx__3__INP_DIS CYREG_PRT6_INP_DIS\r
-#define SCSI_Out_DBx__3__INTTYPE CYREG_PICU6_INTTYPE0\r
-#define SCSI_Out_DBx__3__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
-#define SCSI_Out_DBx__3__LCD_EN CYREG_PRT6_LCD_EN\r
-#define SCSI_Out_DBx__3__MASK 0x01u\r
-#define SCSI_Out_DBx__3__PC CYREG_PRT6_PC0\r
-#define SCSI_Out_DBx__3__PORT 6u\r
-#define SCSI_Out_DBx__3__PRT CYREG_PRT6_PRT\r
-#define SCSI_Out_DBx__3__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
-#define SCSI_Out_DBx__3__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
-#define SCSI_Out_DBx__3__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
-#define SCSI_Out_DBx__3__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
-#define SCSI_Out_DBx__3__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
-#define SCSI_Out_DBx__3__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
-#define SCSI_Out_DBx__3__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
-#define SCSI_Out_DBx__3__PS CYREG_PRT6_PS\r
-#define SCSI_Out_DBx__3__SHIFT 0u\r
-#define SCSI_Out_DBx__3__SLW CYREG_PRT6_SLW\r
-#define SCSI_Out_DBx__4__AG CYREG_PRT4_AG\r
-#define SCSI_Out_DBx__4__AMUX CYREG_PRT4_AMUX\r
-#define SCSI_Out_DBx__4__BIE CYREG_PRT4_BIE\r
-#define SCSI_Out_DBx__4__BIT_MASK CYREG_PRT4_BIT_MASK\r
-#define SCSI_Out_DBx__4__BYP CYREG_PRT4_BYP\r
-#define SCSI_Out_DBx__4__CTL CYREG_PRT4_CTL\r
-#define SCSI_Out_DBx__4__DM0 CYREG_PRT4_DM0\r
-#define SCSI_Out_DBx__4__DM1 CYREG_PRT4_DM1\r
-#define SCSI_Out_DBx__4__DM2 CYREG_PRT4_DM2\r
-#define SCSI_Out_DBx__4__DR CYREG_PRT4_DR\r
-#define SCSI_Out_DBx__4__INP_DIS CYREG_PRT4_INP_DIS\r
-#define SCSI_Out_DBx__4__INTTYPE CYREG_PICU4_INTTYPE7\r
-#define SCSI_Out_DBx__4__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
-#define SCSI_Out_DBx__4__LCD_EN CYREG_PRT4_LCD_EN\r
-#define SCSI_Out_DBx__4__MASK 0x80u\r
-#define SCSI_Out_DBx__4__PC CYREG_PRT4_PC7\r
-#define SCSI_Out_DBx__4__PORT 4u\r
-#define SCSI_Out_DBx__4__PRT CYREG_PRT4_PRT\r
-#define SCSI_Out_DBx__4__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
-#define SCSI_Out_DBx__4__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
-#define SCSI_Out_DBx__4__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
-#define SCSI_Out_DBx__4__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
-#define SCSI_Out_DBx__4__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
-#define SCSI_Out_DBx__4__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
-#define SCSI_Out_DBx__4__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
-#define SCSI_Out_DBx__4__PS CYREG_PRT4_PS\r
-#define SCSI_Out_DBx__4__SHIFT 7u\r
-#define SCSI_Out_DBx__4__SLW CYREG_PRT4_SLW\r
-#define SCSI_Out_DBx__5__AG CYREG_PRT4_AG\r
-#define SCSI_Out_DBx__5__AMUX CYREG_PRT4_AMUX\r
-#define SCSI_Out_DBx__5__BIE CYREG_PRT4_BIE\r
-#define SCSI_Out_DBx__5__BIT_MASK CYREG_PRT4_BIT_MASK\r
-#define SCSI_Out_DBx__5__BYP CYREG_PRT4_BYP\r
-#define SCSI_Out_DBx__5__CTL CYREG_PRT4_CTL\r
-#define SCSI_Out_DBx__5__DM0 CYREG_PRT4_DM0\r
-#define SCSI_Out_DBx__5__DM1 CYREG_PRT4_DM1\r
-#define SCSI_Out_DBx__5__DM2 CYREG_PRT4_DM2\r
-#define SCSI_Out_DBx__5__DR CYREG_PRT4_DR\r
-#define SCSI_Out_DBx__5__INP_DIS CYREG_PRT4_INP_DIS\r
-#define SCSI_Out_DBx__5__INTTYPE CYREG_PICU4_INTTYPE6\r
-#define SCSI_Out_DBx__5__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
-#define SCSI_Out_DBx__5__LCD_EN CYREG_PRT4_LCD_EN\r
-#define SCSI_Out_DBx__5__MASK 0x40u\r
-#define SCSI_Out_DBx__5__PC CYREG_PRT4_PC6\r
-#define SCSI_Out_DBx__5__PORT 4u\r
-#define SCSI_Out_DBx__5__PRT CYREG_PRT4_PRT\r
-#define SCSI_Out_DBx__5__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
-#define SCSI_Out_DBx__5__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
-#define SCSI_Out_DBx__5__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
-#define SCSI_Out_DBx__5__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
-#define SCSI_Out_DBx__5__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
-#define SCSI_Out_DBx__5__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
-#define SCSI_Out_DBx__5__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
-#define SCSI_Out_DBx__5__PS CYREG_PRT4_PS\r
-#define SCSI_Out_DBx__5__SHIFT 6u\r
-#define SCSI_Out_DBx__5__SLW CYREG_PRT4_SLW\r
-#define SCSI_Out_DBx__6__AG CYREG_PRT4_AG\r
-#define SCSI_Out_DBx__6__AMUX CYREG_PRT4_AMUX\r
-#define SCSI_Out_DBx__6__BIE CYREG_PRT4_BIE\r
-#define SCSI_Out_DBx__6__BIT_MASK CYREG_PRT4_BIT_MASK\r
-#define SCSI_Out_DBx__6__BYP CYREG_PRT4_BYP\r
-#define SCSI_Out_DBx__6__CTL CYREG_PRT4_CTL\r
-#define SCSI_Out_DBx__6__DM0 CYREG_PRT4_DM0\r
-#define SCSI_Out_DBx__6__DM1 CYREG_PRT4_DM1\r
-#define SCSI_Out_DBx__6__DM2 CYREG_PRT4_DM2\r
-#define SCSI_Out_DBx__6__DR CYREG_PRT4_DR\r
-#define SCSI_Out_DBx__6__INP_DIS CYREG_PRT4_INP_DIS\r
-#define SCSI_Out_DBx__6__INTTYPE CYREG_PICU4_INTTYPE5\r
-#define SCSI_Out_DBx__6__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
-#define SCSI_Out_DBx__6__LCD_EN CYREG_PRT4_LCD_EN\r
-#define SCSI_Out_DBx__6__MASK 0x20u\r
-#define SCSI_Out_DBx__6__PC CYREG_PRT4_PC5\r
-#define SCSI_Out_DBx__6__PORT 4u\r
-#define SCSI_Out_DBx__6__PRT CYREG_PRT4_PRT\r
-#define SCSI_Out_DBx__6__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
-#define SCSI_Out_DBx__6__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
-#define SCSI_Out_DBx__6__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
-#define SCSI_Out_DBx__6__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
-#define SCSI_Out_DBx__6__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
-#define SCSI_Out_DBx__6__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
-#define SCSI_Out_DBx__6__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
-#define SCSI_Out_DBx__6__PS CYREG_PRT4_PS\r
-#define SCSI_Out_DBx__6__SHIFT 5u\r
-#define SCSI_Out_DBx__6__SLW CYREG_PRT4_SLW\r
-#define SCSI_Out_DBx__7__AG CYREG_PRT4_AG\r
-#define SCSI_Out_DBx__7__AMUX CYREG_PRT4_AMUX\r
-#define SCSI_Out_DBx__7__BIE CYREG_PRT4_BIE\r
-#define SCSI_Out_DBx__7__BIT_MASK CYREG_PRT4_BIT_MASK\r
-#define SCSI_Out_DBx__7__BYP CYREG_PRT4_BYP\r
-#define SCSI_Out_DBx__7__CTL CYREG_PRT4_CTL\r
-#define SCSI_Out_DBx__7__DM0 CYREG_PRT4_DM0\r
-#define SCSI_Out_DBx__7__DM1 CYREG_PRT4_DM1\r
-#define SCSI_Out_DBx__7__DM2 CYREG_PRT4_DM2\r
-#define SCSI_Out_DBx__7__DR CYREG_PRT4_DR\r
-#define SCSI_Out_DBx__7__INP_DIS CYREG_PRT4_INP_DIS\r
-#define SCSI_Out_DBx__7__INTTYPE CYREG_PICU4_INTTYPE4\r
-#define SCSI_Out_DBx__7__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
-#define SCSI_Out_DBx__7__LCD_EN CYREG_PRT4_LCD_EN\r
-#define SCSI_Out_DBx__7__MASK 0x10u\r
-#define SCSI_Out_DBx__7__PC CYREG_PRT4_PC4\r
-#define SCSI_Out_DBx__7__PORT 4u\r
-#define SCSI_Out_DBx__7__PRT CYREG_PRT4_PRT\r
-#define SCSI_Out_DBx__7__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
-#define SCSI_Out_DBx__7__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
-#define SCSI_Out_DBx__7__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
-#define SCSI_Out_DBx__7__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
-#define SCSI_Out_DBx__7__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
-#define SCSI_Out_DBx__7__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
-#define SCSI_Out_DBx__7__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
-#define SCSI_Out_DBx__7__PS CYREG_PRT4_PS\r
-#define SCSI_Out_DBx__7__SHIFT 4u\r
-#define SCSI_Out_DBx__7__SLW CYREG_PRT4_SLW\r
-#define SCSI_Out_DBx__DB0__AG CYREG_PRT6_AG\r
-#define SCSI_Out_DBx__DB0__AMUX CYREG_PRT6_AMUX\r
-#define SCSI_Out_DBx__DB0__BIE CYREG_PRT6_BIE\r
-#define SCSI_Out_DBx__DB0__BIT_MASK CYREG_PRT6_BIT_MASK\r
-#define SCSI_Out_DBx__DB0__BYP CYREG_PRT6_BYP\r
-#define SCSI_Out_DBx__DB0__CTL CYREG_PRT6_CTL\r
-#define SCSI_Out_DBx__DB0__DM0 CYREG_PRT6_DM0\r
-#define SCSI_Out_DBx__DB0__DM1 CYREG_PRT6_DM1\r
-#define SCSI_Out_DBx__DB0__DM2 CYREG_PRT6_DM2\r
-#define SCSI_Out_DBx__DB0__DR CYREG_PRT6_DR\r
-#define SCSI_Out_DBx__DB0__INP_DIS CYREG_PRT6_INP_DIS\r
-#define SCSI_Out_DBx__DB0__INTTYPE CYREG_PICU6_INTTYPE3\r
-#define SCSI_Out_DBx__DB0__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
-#define SCSI_Out_DBx__DB0__LCD_EN CYREG_PRT6_LCD_EN\r
-#define SCSI_Out_DBx__DB0__MASK 0x08u\r
-#define SCSI_Out_DBx__DB0__PC CYREG_PRT6_PC3\r
-#define SCSI_Out_DBx__DB0__PORT 6u\r
-#define SCSI_Out_DBx__DB0__PRT CYREG_PRT6_PRT\r
-#define SCSI_Out_DBx__DB0__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
-#define SCSI_Out_DBx__DB0__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
-#define SCSI_Out_DBx__DB0__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
-#define SCSI_Out_DBx__DB0__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
-#define SCSI_Out_DBx__DB0__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
-#define SCSI_Out_DBx__DB0__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
-#define SCSI_Out_DBx__DB0__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
-#define SCSI_Out_DBx__DB0__PS CYREG_PRT6_PS\r
-#define SCSI_Out_DBx__DB0__SHIFT 3u\r
-#define SCSI_Out_DBx__DB0__SLW CYREG_PRT6_SLW\r
-#define SCSI_Out_DBx__DB1__AG CYREG_PRT6_AG\r
-#define SCSI_Out_DBx__DB1__AMUX CYREG_PRT6_AMUX\r
-#define SCSI_Out_DBx__DB1__BIE CYREG_PRT6_BIE\r
-#define SCSI_Out_DBx__DB1__BIT_MASK CYREG_PRT6_BIT_MASK\r
-#define SCSI_Out_DBx__DB1__BYP CYREG_PRT6_BYP\r
-#define SCSI_Out_DBx__DB1__CTL CYREG_PRT6_CTL\r
-#define SCSI_Out_DBx__DB1__DM0 CYREG_PRT6_DM0\r
-#define SCSI_Out_DBx__DB1__DM1 CYREG_PRT6_DM1\r
-#define SCSI_Out_DBx__DB1__DM2 CYREG_PRT6_DM2\r
-#define SCSI_Out_DBx__DB1__DR CYREG_PRT6_DR\r
-#define SCSI_Out_DBx__DB1__INP_DIS CYREG_PRT6_INP_DIS\r
-#define SCSI_Out_DBx__DB1__INTTYPE CYREG_PICU6_INTTYPE2\r
-#define SCSI_Out_DBx__DB1__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
-#define SCSI_Out_DBx__DB1__LCD_EN CYREG_PRT6_LCD_EN\r
-#define SCSI_Out_DBx__DB1__MASK 0x04u\r
-#define SCSI_Out_DBx__DB1__PC CYREG_PRT6_PC2\r
-#define SCSI_Out_DBx__DB1__PORT 6u\r
-#define SCSI_Out_DBx__DB1__PRT CYREG_PRT6_PRT\r
-#define SCSI_Out_DBx__DB1__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
-#define SCSI_Out_DBx__DB1__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
-#define SCSI_Out_DBx__DB1__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
-#define SCSI_Out_DBx__DB1__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
-#define SCSI_Out_DBx__DB1__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
-#define SCSI_Out_DBx__DB1__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
-#define SCSI_Out_DBx__DB1__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
-#define SCSI_Out_DBx__DB1__PS CYREG_PRT6_PS\r
-#define SCSI_Out_DBx__DB1__SHIFT 2u\r
-#define SCSI_Out_DBx__DB1__SLW CYREG_PRT6_SLW\r
-#define SCSI_Out_DBx__DB2__AG CYREG_PRT6_AG\r
-#define SCSI_Out_DBx__DB2__AMUX CYREG_PRT6_AMUX\r
-#define SCSI_Out_DBx__DB2__BIE CYREG_PRT6_BIE\r
-#define SCSI_Out_DBx__DB2__BIT_MASK CYREG_PRT6_BIT_MASK\r
-#define SCSI_Out_DBx__DB2__BYP CYREG_PRT6_BYP\r
-#define SCSI_Out_DBx__DB2__CTL CYREG_PRT6_CTL\r
-#define SCSI_Out_DBx__DB2__DM0 CYREG_PRT6_DM0\r
-#define SCSI_Out_DBx__DB2__DM1 CYREG_PRT6_DM1\r
-#define SCSI_Out_DBx__DB2__DM2 CYREG_PRT6_DM2\r
-#define SCSI_Out_DBx__DB2__DR CYREG_PRT6_DR\r
-#define SCSI_Out_DBx__DB2__INP_DIS CYREG_PRT6_INP_DIS\r
-#define SCSI_Out_DBx__DB2__INTTYPE CYREG_PICU6_INTTYPE1\r
-#define SCSI_Out_DBx__DB2__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
-#define SCSI_Out_DBx__DB2__LCD_EN CYREG_PRT6_LCD_EN\r
-#define SCSI_Out_DBx__DB2__MASK 0x02u\r
-#define SCSI_Out_DBx__DB2__PC CYREG_PRT6_PC1\r
-#define SCSI_Out_DBx__DB2__PORT 6u\r
-#define SCSI_Out_DBx__DB2__PRT CYREG_PRT6_PRT\r
-#define SCSI_Out_DBx__DB2__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
-#define SCSI_Out_DBx__DB2__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
-#define SCSI_Out_DBx__DB2__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
-#define SCSI_Out_DBx__DB2__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
-#define SCSI_Out_DBx__DB2__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
-#define SCSI_Out_DBx__DB2__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
-#define SCSI_Out_DBx__DB2__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
-#define SCSI_Out_DBx__DB2__PS CYREG_PRT6_PS\r
-#define SCSI_Out_DBx__DB2__SHIFT 1u\r
-#define SCSI_Out_DBx__DB2__SLW CYREG_PRT6_SLW\r
-#define SCSI_Out_DBx__DB3__AG CYREG_PRT6_AG\r
-#define SCSI_Out_DBx__DB3__AMUX CYREG_PRT6_AMUX\r
-#define SCSI_Out_DBx__DB3__BIE CYREG_PRT6_BIE\r
-#define SCSI_Out_DBx__DB3__BIT_MASK CYREG_PRT6_BIT_MASK\r
-#define SCSI_Out_DBx__DB3__BYP CYREG_PRT6_BYP\r
-#define SCSI_Out_DBx__DB3__CTL CYREG_PRT6_CTL\r
-#define SCSI_Out_DBx__DB3__DM0 CYREG_PRT6_DM0\r
-#define SCSI_Out_DBx__DB3__DM1 CYREG_PRT6_DM1\r
-#define SCSI_Out_DBx__DB3__DM2 CYREG_PRT6_DM2\r
-#define SCSI_Out_DBx__DB3__DR CYREG_PRT6_DR\r
-#define SCSI_Out_DBx__DB3__INP_DIS CYREG_PRT6_INP_DIS\r
-#define SCSI_Out_DBx__DB3__INTTYPE CYREG_PICU6_INTTYPE0\r
-#define SCSI_Out_DBx__DB3__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
-#define SCSI_Out_DBx__DB3__LCD_EN CYREG_PRT6_LCD_EN\r
-#define SCSI_Out_DBx__DB3__MASK 0x01u\r
-#define SCSI_Out_DBx__DB3__PC CYREG_PRT6_PC0\r
-#define SCSI_Out_DBx__DB3__PORT 6u\r
-#define SCSI_Out_DBx__DB3__PRT CYREG_PRT6_PRT\r
-#define SCSI_Out_DBx__DB3__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
-#define SCSI_Out_DBx__DB3__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
-#define SCSI_Out_DBx__DB3__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
-#define SCSI_Out_DBx__DB3__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
-#define SCSI_Out_DBx__DB3__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
-#define SCSI_Out_DBx__DB3__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
-#define SCSI_Out_DBx__DB3__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
-#define SCSI_Out_DBx__DB3__PS CYREG_PRT6_PS\r
-#define SCSI_Out_DBx__DB3__SHIFT 0u\r
-#define SCSI_Out_DBx__DB3__SLW CYREG_PRT6_SLW\r
-#define SCSI_Out_DBx__DB4__AG CYREG_PRT4_AG\r
-#define SCSI_Out_DBx__DB4__AMUX CYREG_PRT4_AMUX\r
-#define SCSI_Out_DBx__DB4__BIE CYREG_PRT4_BIE\r
-#define SCSI_Out_DBx__DB4__BIT_MASK CYREG_PRT4_BIT_MASK\r
-#define SCSI_Out_DBx__DB4__BYP CYREG_PRT4_BYP\r
-#define SCSI_Out_DBx__DB4__CTL CYREG_PRT4_CTL\r
-#define SCSI_Out_DBx__DB4__DM0 CYREG_PRT4_DM0\r
-#define SCSI_Out_DBx__DB4__DM1 CYREG_PRT4_DM1\r
-#define SCSI_Out_DBx__DB4__DM2 CYREG_PRT4_DM2\r
-#define SCSI_Out_DBx__DB4__DR CYREG_PRT4_DR\r
-#define SCSI_Out_DBx__DB4__INP_DIS CYREG_PRT4_INP_DIS\r
-#define SCSI_Out_DBx__DB4__INTTYPE CYREG_PICU4_INTTYPE7\r
-#define SCSI_Out_DBx__DB4__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
-#define SCSI_Out_DBx__DB4__LCD_EN CYREG_PRT4_LCD_EN\r
-#define SCSI_Out_DBx__DB4__MASK 0x80u\r
-#define SCSI_Out_DBx__DB4__PC CYREG_PRT4_PC7\r
-#define SCSI_Out_DBx__DB4__PORT 4u\r
-#define SCSI_Out_DBx__DB4__PRT CYREG_PRT4_PRT\r
-#define SCSI_Out_DBx__DB4__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
-#define SCSI_Out_DBx__DB4__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
-#define SCSI_Out_DBx__DB4__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
-#define SCSI_Out_DBx__DB4__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
-#define SCSI_Out_DBx__DB4__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
-#define SCSI_Out_DBx__DB4__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
-#define SCSI_Out_DBx__DB4__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
-#define SCSI_Out_DBx__DB4__PS CYREG_PRT4_PS\r
-#define SCSI_Out_DBx__DB4__SHIFT 7u\r
-#define SCSI_Out_DBx__DB4__SLW CYREG_PRT4_SLW\r
-#define SCSI_Out_DBx__DB5__AG CYREG_PRT4_AG\r
-#define SCSI_Out_DBx__DB5__AMUX CYREG_PRT4_AMUX\r
-#define SCSI_Out_DBx__DB5__BIE CYREG_PRT4_BIE\r
-#define SCSI_Out_DBx__DB5__BIT_MASK CYREG_PRT4_BIT_MASK\r
-#define SCSI_Out_DBx__DB5__BYP CYREG_PRT4_BYP\r
-#define SCSI_Out_DBx__DB5__CTL CYREG_PRT4_CTL\r
-#define SCSI_Out_DBx__DB5__DM0 CYREG_PRT4_DM0\r
-#define SCSI_Out_DBx__DB5__DM1 CYREG_PRT4_DM1\r
-#define SCSI_Out_DBx__DB5__DM2 CYREG_PRT4_DM2\r
-#define SCSI_Out_DBx__DB5__DR CYREG_PRT4_DR\r
-#define SCSI_Out_DBx__DB5__INP_DIS CYREG_PRT4_INP_DIS\r
-#define SCSI_Out_DBx__DB5__INTTYPE CYREG_PICU4_INTTYPE6\r
-#define SCSI_Out_DBx__DB5__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
-#define SCSI_Out_DBx__DB5__LCD_EN CYREG_PRT4_LCD_EN\r
-#define SCSI_Out_DBx__DB5__MASK 0x40u\r
-#define SCSI_Out_DBx__DB5__PC CYREG_PRT4_PC6\r
-#define SCSI_Out_DBx__DB5__PORT 4u\r
-#define SCSI_Out_DBx__DB5__PRT CYREG_PRT4_PRT\r
-#define SCSI_Out_DBx__DB5__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
-#define SCSI_Out_DBx__DB5__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
-#define SCSI_Out_DBx__DB5__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
-#define SCSI_Out_DBx__DB5__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
-#define SCSI_Out_DBx__DB5__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
-#define SCSI_Out_DBx__DB5__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
-#define SCSI_Out_DBx__DB5__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
-#define SCSI_Out_DBx__DB5__PS CYREG_PRT4_PS\r
-#define SCSI_Out_DBx__DB5__SHIFT 6u\r
-#define SCSI_Out_DBx__DB5__SLW CYREG_PRT4_SLW\r
-#define SCSI_Out_DBx__DB6__AG CYREG_PRT4_AG\r
-#define SCSI_Out_DBx__DB6__AMUX CYREG_PRT4_AMUX\r
-#define SCSI_Out_DBx__DB6__BIE CYREG_PRT4_BIE\r
-#define SCSI_Out_DBx__DB6__BIT_MASK CYREG_PRT4_BIT_MASK\r
-#define SCSI_Out_DBx__DB6__BYP CYREG_PRT4_BYP\r
-#define SCSI_Out_DBx__DB6__CTL CYREG_PRT4_CTL\r
-#define SCSI_Out_DBx__DB6__DM0 CYREG_PRT4_DM0\r
-#define SCSI_Out_DBx__DB6__DM1 CYREG_PRT4_DM1\r
-#define SCSI_Out_DBx__DB6__DM2 CYREG_PRT4_DM2\r
-#define SCSI_Out_DBx__DB6__DR CYREG_PRT4_DR\r
-#define SCSI_Out_DBx__DB6__INP_DIS CYREG_PRT4_INP_DIS\r
-#define SCSI_Out_DBx__DB6__INTTYPE CYREG_PICU4_INTTYPE5\r
-#define SCSI_Out_DBx__DB6__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
-#define SCSI_Out_DBx__DB6__LCD_EN CYREG_PRT4_LCD_EN\r
-#define SCSI_Out_DBx__DB6__MASK 0x20u\r
-#define SCSI_Out_DBx__DB6__PC CYREG_PRT4_PC5\r
-#define SCSI_Out_DBx__DB6__PORT 4u\r
-#define SCSI_Out_DBx__DB6__PRT CYREG_PRT4_PRT\r
-#define SCSI_Out_DBx__DB6__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
-#define SCSI_Out_DBx__DB6__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
-#define SCSI_Out_DBx__DB6__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
-#define SCSI_Out_DBx__DB6__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
-#define SCSI_Out_DBx__DB6__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
-#define SCSI_Out_DBx__DB6__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
-#define SCSI_Out_DBx__DB6__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
-#define SCSI_Out_DBx__DB6__PS CYREG_PRT4_PS\r
-#define SCSI_Out_DBx__DB6__SHIFT 5u\r
-#define SCSI_Out_DBx__DB6__SLW CYREG_PRT4_SLW\r
-#define SCSI_Out_DBx__DB7__AG CYREG_PRT4_AG\r
-#define SCSI_Out_DBx__DB7__AMUX CYREG_PRT4_AMUX\r
-#define SCSI_Out_DBx__DB7__BIE CYREG_PRT4_BIE\r
-#define SCSI_Out_DBx__DB7__BIT_MASK CYREG_PRT4_BIT_MASK\r
-#define SCSI_Out_DBx__DB7__BYP CYREG_PRT4_BYP\r
-#define SCSI_Out_DBx__DB7__CTL CYREG_PRT4_CTL\r
-#define SCSI_Out_DBx__DB7__DM0 CYREG_PRT4_DM0\r
-#define SCSI_Out_DBx__DB7__DM1 CYREG_PRT4_DM1\r
-#define SCSI_Out_DBx__DB7__DM2 CYREG_PRT4_DM2\r
-#define SCSI_Out_DBx__DB7__DR CYREG_PRT4_DR\r
-#define SCSI_Out_DBx__DB7__INP_DIS CYREG_PRT4_INP_DIS\r
-#define SCSI_Out_DBx__DB7__INTTYPE CYREG_PICU4_INTTYPE4\r
-#define SCSI_Out_DBx__DB7__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
-#define SCSI_Out_DBx__DB7__LCD_EN CYREG_PRT4_LCD_EN\r
-#define SCSI_Out_DBx__DB7__MASK 0x10u\r
-#define SCSI_Out_DBx__DB7__PC CYREG_PRT4_PC4\r
-#define SCSI_Out_DBx__DB7__PORT 4u\r
-#define SCSI_Out_DBx__DB7__PRT CYREG_PRT4_PRT\r
-#define SCSI_Out_DBx__DB7__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
-#define SCSI_Out_DBx__DB7__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
-#define SCSI_Out_DBx__DB7__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
-#define SCSI_Out_DBx__DB7__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
-#define SCSI_Out_DBx__DB7__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
-#define SCSI_Out_DBx__DB7__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
-#define SCSI_Out_DBx__DB7__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
-#define SCSI_Out_DBx__DB7__PS CYREG_PRT4_PS\r
-#define SCSI_Out_DBx__DB7__SHIFT 4u\r
-#define SCSI_Out_DBx__DB7__SLW CYREG_PRT4_SLW\r
-\r
-/* SD_RX_DMA */\r
-#define SD_RX_DMA__DRQ_CTL CYREG_IDMUX_DRQ_CTL0\r
-#define SD_RX_DMA__DRQ_NUMBER 2u\r
-#define SD_RX_DMA__NUMBEROF_TDS 0u\r
-#define SD_RX_DMA__PRIORITY 0u\r
-#define SD_RX_DMA__TERMIN_EN 0u\r
-#define SD_RX_DMA__TERMIN_SEL 0u\r
-#define SD_RX_DMA__TERMOUT0_EN 1u\r
-#define SD_RX_DMA__TERMOUT0_SEL 2u\r
-#define SD_RX_DMA__TERMOUT1_EN 0u\r
-#define SD_RX_DMA__TERMOUT1_SEL 0u\r
-\r
-/* SD_RX_DMA_COMPLETE */\r
-#define SD_RX_DMA_COMPLETE__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
-#define SD_RX_DMA_COMPLETE__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
-#define SD_RX_DMA_COMPLETE__INTC_MASK 0x20u\r
-#define SD_RX_DMA_COMPLETE__INTC_NUMBER 5u\r
-#define SD_RX_DMA_COMPLETE__INTC_PRIOR_NUM 7u\r
-#define SD_RX_DMA_COMPLETE__INTC_PRIOR_REG CYREG_NVIC_PRI_5\r
-#define SD_RX_DMA_COMPLETE__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
-#define SD_RX_DMA_COMPLETE__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
-\r
-/* SD_TX_DMA */\r
-#define SD_TX_DMA__DRQ_CTL CYREG_IDMUX_DRQ_CTL0\r
-#define SD_TX_DMA__DRQ_NUMBER 3u\r
-#define SD_TX_DMA__NUMBEROF_TDS 0u\r
-#define SD_TX_DMA__PRIORITY 1u\r
-#define SD_TX_DMA__TERMIN_EN 0u\r
-#define SD_TX_DMA__TERMIN_SEL 0u\r
-#define SD_TX_DMA__TERMOUT0_EN 1u\r
-#define SD_TX_DMA__TERMOUT0_SEL 3u\r
-#define SD_TX_DMA__TERMOUT1_EN 0u\r
-#define SD_TX_DMA__TERMOUT1_SEL 0u\r
-\r
-/* SD_TX_DMA_COMPLETE */\r
-#define SD_TX_DMA_COMPLETE__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
-#define SD_TX_DMA_COMPLETE__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
-#define SD_TX_DMA_COMPLETE__INTC_MASK 0x40u\r
-#define SD_TX_DMA_COMPLETE__INTC_NUMBER 6u\r
-#define SD_TX_DMA_COMPLETE__INTC_PRIOR_NUM 7u\r
-#define SD_TX_DMA_COMPLETE__INTC_PRIOR_REG CYREG_NVIC_PRI_6\r
-#define SD_TX_DMA_COMPLETE__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
-#define SD_TX_DMA_COMPLETE__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+/* SCSI_In */\r
+#define SCSI_In__0__AG CYREG_PRT2_AG\r
+#define SCSI_In__0__AMUX CYREG_PRT2_AMUX\r
+#define SCSI_In__0__BIE CYREG_PRT2_BIE\r
+#define SCSI_In__0__BIT_MASK CYREG_PRT2_BIT_MASK\r
+#define SCSI_In__0__BYP CYREG_PRT2_BYP\r
+#define SCSI_In__0__CTL CYREG_PRT2_CTL\r
+#define SCSI_In__0__DM0 CYREG_PRT2_DM0\r
+#define SCSI_In__0__DM1 CYREG_PRT2_DM1\r
+#define SCSI_In__0__DM2 CYREG_PRT2_DM2\r
+#define SCSI_In__0__DR CYREG_PRT2_DR\r
+#define SCSI_In__0__INP_DIS CYREG_PRT2_INP_DIS\r
+#define SCSI_In__0__INTTYPE CYREG_PICU2_INTTYPE0\r
+#define SCSI_In__0__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
+#define SCSI_In__0__LCD_EN CYREG_PRT2_LCD_EN\r
+#define SCSI_In__0__MASK 0x01u\r
+#define SCSI_In__0__PC CYREG_PRT2_PC0\r
+#define SCSI_In__0__PORT 2u\r
+#define SCSI_In__0__PRT CYREG_PRT2_PRT\r
+#define SCSI_In__0__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
+#define SCSI_In__0__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
+#define SCSI_In__0__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
+#define SCSI_In__0__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
+#define SCSI_In__0__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
+#define SCSI_In__0__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
+#define SCSI_In__0__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
+#define SCSI_In__0__PS CYREG_PRT2_PS\r
+#define SCSI_In__0__SHIFT 0u\r
+#define SCSI_In__0__SLW CYREG_PRT2_SLW\r
+#define SCSI_In__1__AG CYREG_PRT6_AG\r
+#define SCSI_In__1__AMUX CYREG_PRT6_AMUX\r
+#define SCSI_In__1__BIE CYREG_PRT6_BIE\r
+#define SCSI_In__1__BIT_MASK CYREG_PRT6_BIT_MASK\r
+#define SCSI_In__1__BYP CYREG_PRT6_BYP\r
+#define SCSI_In__1__CTL CYREG_PRT6_CTL\r
+#define SCSI_In__1__DM0 CYREG_PRT6_DM0\r
+#define SCSI_In__1__DM1 CYREG_PRT6_DM1\r
+#define SCSI_In__1__DM2 CYREG_PRT6_DM2\r
+#define SCSI_In__1__DR CYREG_PRT6_DR\r
+#define SCSI_In__1__INP_DIS CYREG_PRT6_INP_DIS\r
+#define SCSI_In__1__INTTYPE CYREG_PICU6_INTTYPE7\r
+#define SCSI_In__1__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
+#define SCSI_In__1__LCD_EN CYREG_PRT6_LCD_EN\r
+#define SCSI_In__1__MASK 0x80u\r
+#define SCSI_In__1__PC CYREG_PRT6_PC7\r
+#define SCSI_In__1__PORT 6u\r
+#define SCSI_In__1__PRT CYREG_PRT6_PRT\r
+#define SCSI_In__1__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
+#define SCSI_In__1__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
+#define SCSI_In__1__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
+#define SCSI_In__1__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
+#define SCSI_In__1__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
+#define SCSI_In__1__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
+#define SCSI_In__1__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
+#define SCSI_In__1__PS CYREG_PRT6_PS\r
+#define SCSI_In__1__SHIFT 7u\r
+#define SCSI_In__1__SLW CYREG_PRT6_SLW\r
+#define SCSI_In__2__AG CYREG_PRT5_AG\r
+#define SCSI_In__2__AMUX CYREG_PRT5_AMUX\r
+#define SCSI_In__2__BIE CYREG_PRT5_BIE\r
+#define SCSI_In__2__BIT_MASK CYREG_PRT5_BIT_MASK\r
+#define SCSI_In__2__BYP CYREG_PRT5_BYP\r
+#define SCSI_In__2__CTL CYREG_PRT5_CTL\r
+#define SCSI_In__2__DM0 CYREG_PRT5_DM0\r
+#define SCSI_In__2__DM1 CYREG_PRT5_DM1\r
+#define SCSI_In__2__DM2 CYREG_PRT5_DM2\r
+#define SCSI_In__2__DR CYREG_PRT5_DR\r
+#define SCSI_In__2__INP_DIS CYREG_PRT5_INP_DIS\r
+#define SCSI_In__2__INTTYPE CYREG_PICU5_INTTYPE1\r
+#define SCSI_In__2__LCD_COM_SEG CYREG_PRT5_LCD_COM_SEG\r
+#define SCSI_In__2__LCD_EN CYREG_PRT5_LCD_EN\r
+#define SCSI_In__2__MASK 0x02u\r
+#define SCSI_In__2__PC CYREG_PRT5_PC1\r
+#define SCSI_In__2__PORT 5u\r
+#define SCSI_In__2__PRT CYREG_PRT5_PRT\r
+#define SCSI_In__2__PRTDSI__CAPS_SEL CYREG_PRT5_CAPS_SEL\r
+#define SCSI_In__2__PRTDSI__DBL_SYNC_IN CYREG_PRT5_DBL_SYNC_IN\r
+#define SCSI_In__2__PRTDSI__OE_SEL0 CYREG_PRT5_OE_SEL0\r
+#define SCSI_In__2__PRTDSI__OE_SEL1 CYREG_PRT5_OE_SEL1\r
+#define SCSI_In__2__PRTDSI__OUT_SEL0 CYREG_PRT5_OUT_SEL0\r
+#define SCSI_In__2__PRTDSI__OUT_SEL1 CYREG_PRT5_OUT_SEL1\r
+#define SCSI_In__2__PRTDSI__SYNC_OUT CYREG_PRT5_SYNC_OUT\r
+#define SCSI_In__2__PS CYREG_PRT5_PS\r
+#define SCSI_In__2__SHIFT 1u\r
+#define SCSI_In__2__SLW CYREG_PRT5_SLW\r
+#define SCSI_In__3__AG CYREG_PRT5_AG\r
+#define SCSI_In__3__AMUX CYREG_PRT5_AMUX\r
+#define SCSI_In__3__BIE CYREG_PRT5_BIE\r
+#define SCSI_In__3__BIT_MASK CYREG_PRT5_BIT_MASK\r
+#define SCSI_In__3__BYP CYREG_PRT5_BYP\r
+#define SCSI_In__3__CTL CYREG_PRT5_CTL\r
+#define SCSI_In__3__DM0 CYREG_PRT5_DM0\r
+#define SCSI_In__3__DM1 CYREG_PRT5_DM1\r
+#define SCSI_In__3__DM2 CYREG_PRT5_DM2\r
+#define SCSI_In__3__DR CYREG_PRT5_DR\r
+#define SCSI_In__3__INP_DIS CYREG_PRT5_INP_DIS\r
+#define SCSI_In__3__INTTYPE CYREG_PICU5_INTTYPE2\r
+#define SCSI_In__3__LCD_COM_SEG CYREG_PRT5_LCD_COM_SEG\r
+#define SCSI_In__3__LCD_EN CYREG_PRT5_LCD_EN\r
+#define SCSI_In__3__MASK 0x04u\r
+#define SCSI_In__3__PC CYREG_PRT5_PC2\r
+#define SCSI_In__3__PORT 5u\r
+#define SCSI_In__3__PRT CYREG_PRT5_PRT\r
+#define SCSI_In__3__PRTDSI__CAPS_SEL CYREG_PRT5_CAPS_SEL\r
+#define SCSI_In__3__PRTDSI__DBL_SYNC_IN CYREG_PRT5_DBL_SYNC_IN\r
+#define SCSI_In__3__PRTDSI__OE_SEL0 CYREG_PRT5_OE_SEL0\r
+#define SCSI_In__3__PRTDSI__OE_SEL1 CYREG_PRT5_OE_SEL1\r
+#define SCSI_In__3__PRTDSI__OUT_SEL0 CYREG_PRT5_OUT_SEL0\r
+#define SCSI_In__3__PRTDSI__OUT_SEL1 CYREG_PRT5_OUT_SEL1\r
+#define SCSI_In__3__PRTDSI__SYNC_OUT CYREG_PRT5_SYNC_OUT\r
+#define SCSI_In__3__PS CYREG_PRT5_PS\r
+#define SCSI_In__3__SHIFT 2u\r
+#define SCSI_In__3__SLW CYREG_PRT5_SLW\r
+#define SCSI_In__4__AG CYREG_PRT5_AG\r
+#define SCSI_In__4__AMUX CYREG_PRT5_AMUX\r
+#define SCSI_In__4__BIE CYREG_PRT5_BIE\r
+#define SCSI_In__4__BIT_MASK CYREG_PRT5_BIT_MASK\r
+#define SCSI_In__4__BYP CYREG_PRT5_BYP\r
+#define SCSI_In__4__CTL CYREG_PRT5_CTL\r
+#define SCSI_In__4__DM0 CYREG_PRT5_DM0\r
+#define SCSI_In__4__DM1 CYREG_PRT5_DM1\r
+#define SCSI_In__4__DM2 CYREG_PRT5_DM2\r
+#define SCSI_In__4__DR CYREG_PRT5_DR\r
+#define SCSI_In__4__INP_DIS CYREG_PRT5_INP_DIS\r
+#define SCSI_In__4__INTTYPE CYREG_PICU5_INTTYPE3\r
+#define SCSI_In__4__LCD_COM_SEG CYREG_PRT5_LCD_COM_SEG\r
+#define SCSI_In__4__LCD_EN CYREG_PRT5_LCD_EN\r
+#define SCSI_In__4__MASK 0x08u\r
+#define SCSI_In__4__PC CYREG_PRT5_PC3\r
+#define SCSI_In__4__PORT 5u\r
+#define SCSI_In__4__PRT CYREG_PRT5_PRT\r
+#define SCSI_In__4__PRTDSI__CAPS_SEL CYREG_PRT5_CAPS_SEL\r
+#define SCSI_In__4__PRTDSI__DBL_SYNC_IN CYREG_PRT5_DBL_SYNC_IN\r
+#define SCSI_In__4__PRTDSI__OE_SEL0 CYREG_PRT5_OE_SEL0\r
+#define SCSI_In__4__PRTDSI__OE_SEL1 CYREG_PRT5_OE_SEL1\r
+#define SCSI_In__4__PRTDSI__OUT_SEL0 CYREG_PRT5_OUT_SEL0\r
+#define SCSI_In__4__PRTDSI__OUT_SEL1 CYREG_PRT5_OUT_SEL1\r
+#define SCSI_In__4__PRTDSI__SYNC_OUT CYREG_PRT5_SYNC_OUT\r
+#define SCSI_In__4__PS CYREG_PRT5_PS\r
+#define SCSI_In__4__SHIFT 3u\r
+#define SCSI_In__4__SLW CYREG_PRT5_SLW\r
+#define SCSI_In__CD__AG CYREG_PRT5_AG\r
+#define SCSI_In__CD__AMUX CYREG_PRT5_AMUX\r
+#define SCSI_In__CD__BIE CYREG_PRT5_BIE\r
+#define SCSI_In__CD__BIT_MASK CYREG_PRT5_BIT_MASK\r
+#define SCSI_In__CD__BYP CYREG_PRT5_BYP\r
+#define SCSI_In__CD__CTL CYREG_PRT5_CTL\r
+#define SCSI_In__CD__DM0 CYREG_PRT5_DM0\r
+#define SCSI_In__CD__DM1 CYREG_PRT5_DM1\r
+#define SCSI_In__CD__DM2 CYREG_PRT5_DM2\r
+#define SCSI_In__CD__DR CYREG_PRT5_DR\r
+#define SCSI_In__CD__INP_DIS CYREG_PRT5_INP_DIS\r
+#define SCSI_In__CD__INTTYPE CYREG_PICU5_INTTYPE1\r
+#define SCSI_In__CD__LCD_COM_SEG CYREG_PRT5_LCD_COM_SEG\r
+#define SCSI_In__CD__LCD_EN CYREG_PRT5_LCD_EN\r
+#define SCSI_In__CD__MASK 0x02u\r
+#define SCSI_In__CD__PC CYREG_PRT5_PC1\r
+#define SCSI_In__CD__PORT 5u\r
+#define SCSI_In__CD__PRT CYREG_PRT5_PRT\r
+#define SCSI_In__CD__PRTDSI__CAPS_SEL CYREG_PRT5_CAPS_SEL\r
+#define SCSI_In__CD__PRTDSI__DBL_SYNC_IN CYREG_PRT5_DBL_SYNC_IN\r
+#define SCSI_In__CD__PRTDSI__OE_SEL0 CYREG_PRT5_OE_SEL0\r
+#define SCSI_In__CD__PRTDSI__OE_SEL1 CYREG_PRT5_OE_SEL1\r
+#define SCSI_In__CD__PRTDSI__OUT_SEL0 CYREG_PRT5_OUT_SEL0\r
+#define SCSI_In__CD__PRTDSI__OUT_SEL1 CYREG_PRT5_OUT_SEL1\r
+#define SCSI_In__CD__PRTDSI__SYNC_OUT CYREG_PRT5_SYNC_OUT\r
+#define SCSI_In__CD__PS CYREG_PRT5_PS\r
+#define SCSI_In__CD__SHIFT 1u\r
+#define SCSI_In__CD__SLW CYREG_PRT5_SLW\r
+#define SCSI_In__DBP__AG CYREG_PRT2_AG\r
+#define SCSI_In__DBP__AMUX CYREG_PRT2_AMUX\r
+#define SCSI_In__DBP__BIE CYREG_PRT2_BIE\r
+#define SCSI_In__DBP__BIT_MASK CYREG_PRT2_BIT_MASK\r
+#define SCSI_In__DBP__BYP CYREG_PRT2_BYP\r
+#define SCSI_In__DBP__CTL CYREG_PRT2_CTL\r
+#define SCSI_In__DBP__DM0 CYREG_PRT2_DM0\r
+#define SCSI_In__DBP__DM1 CYREG_PRT2_DM1\r
+#define SCSI_In__DBP__DM2 CYREG_PRT2_DM2\r
+#define SCSI_In__DBP__DR CYREG_PRT2_DR\r
+#define SCSI_In__DBP__INP_DIS CYREG_PRT2_INP_DIS\r
+#define SCSI_In__DBP__INTTYPE CYREG_PICU2_INTTYPE0\r
+#define SCSI_In__DBP__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
+#define SCSI_In__DBP__LCD_EN CYREG_PRT2_LCD_EN\r
+#define SCSI_In__DBP__MASK 0x01u\r
+#define SCSI_In__DBP__PC CYREG_PRT2_PC0\r
+#define SCSI_In__DBP__PORT 2u\r
+#define SCSI_In__DBP__PRT CYREG_PRT2_PRT\r
+#define SCSI_In__DBP__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
+#define SCSI_In__DBP__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
+#define SCSI_In__DBP__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
+#define SCSI_In__DBP__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
+#define SCSI_In__DBP__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
+#define SCSI_In__DBP__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
+#define SCSI_In__DBP__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
+#define SCSI_In__DBP__PS CYREG_PRT2_PS\r
+#define SCSI_In__DBP__SHIFT 0u\r
+#define SCSI_In__DBP__SLW CYREG_PRT2_SLW\r
+#define SCSI_In__IO__AG CYREG_PRT5_AG\r
+#define SCSI_In__IO__AMUX CYREG_PRT5_AMUX\r
+#define SCSI_In__IO__BIE CYREG_PRT5_BIE\r
+#define SCSI_In__IO__BIT_MASK CYREG_PRT5_BIT_MASK\r
+#define SCSI_In__IO__BYP CYREG_PRT5_BYP\r
+#define SCSI_In__IO__CTL CYREG_PRT5_CTL\r
+#define SCSI_In__IO__DM0 CYREG_PRT5_DM0\r
+#define SCSI_In__IO__DM1 CYREG_PRT5_DM1\r
+#define SCSI_In__IO__DM2 CYREG_PRT5_DM2\r
+#define SCSI_In__IO__DR CYREG_PRT5_DR\r
+#define SCSI_In__IO__INP_DIS CYREG_PRT5_INP_DIS\r
+#define SCSI_In__IO__INTTYPE CYREG_PICU5_INTTYPE3\r
+#define SCSI_In__IO__LCD_COM_SEG CYREG_PRT5_LCD_COM_SEG\r
+#define SCSI_In__IO__LCD_EN CYREG_PRT5_LCD_EN\r
+#define SCSI_In__IO__MASK 0x08u\r
+#define SCSI_In__IO__PC CYREG_PRT5_PC3\r
+#define SCSI_In__IO__PORT 5u\r
+#define SCSI_In__IO__PRT CYREG_PRT5_PRT\r
+#define SCSI_In__IO__PRTDSI__CAPS_SEL CYREG_PRT5_CAPS_SEL\r
+#define SCSI_In__IO__PRTDSI__DBL_SYNC_IN CYREG_PRT5_DBL_SYNC_IN\r
+#define SCSI_In__IO__PRTDSI__OE_SEL0 CYREG_PRT5_OE_SEL0\r
+#define SCSI_In__IO__PRTDSI__OE_SEL1 CYREG_PRT5_OE_SEL1\r
+#define SCSI_In__IO__PRTDSI__OUT_SEL0 CYREG_PRT5_OUT_SEL0\r
+#define SCSI_In__IO__PRTDSI__OUT_SEL1 CYREG_PRT5_OUT_SEL1\r
+#define SCSI_In__IO__PRTDSI__SYNC_OUT CYREG_PRT5_SYNC_OUT\r
+#define SCSI_In__IO__PS CYREG_PRT5_PS\r
+#define SCSI_In__IO__SHIFT 3u\r
+#define SCSI_In__IO__SLW CYREG_PRT5_SLW\r
+#define SCSI_In__MSG__AG CYREG_PRT6_AG\r
+#define SCSI_In__MSG__AMUX CYREG_PRT6_AMUX\r
+#define SCSI_In__MSG__BIE CYREG_PRT6_BIE\r
+#define SCSI_In__MSG__BIT_MASK CYREG_PRT6_BIT_MASK\r
+#define SCSI_In__MSG__BYP CYREG_PRT6_BYP\r
+#define SCSI_In__MSG__CTL CYREG_PRT6_CTL\r
+#define SCSI_In__MSG__DM0 CYREG_PRT6_DM0\r
+#define SCSI_In__MSG__DM1 CYREG_PRT6_DM1\r
+#define SCSI_In__MSG__DM2 CYREG_PRT6_DM2\r
+#define SCSI_In__MSG__DR CYREG_PRT6_DR\r
+#define SCSI_In__MSG__INP_DIS CYREG_PRT6_INP_DIS\r
+#define SCSI_In__MSG__INTTYPE CYREG_PICU6_INTTYPE7\r
+#define SCSI_In__MSG__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
+#define SCSI_In__MSG__LCD_EN CYREG_PRT6_LCD_EN\r
+#define SCSI_In__MSG__MASK 0x80u\r
+#define SCSI_In__MSG__PC CYREG_PRT6_PC7\r
+#define SCSI_In__MSG__PORT 6u\r
+#define SCSI_In__MSG__PRT CYREG_PRT6_PRT\r
+#define SCSI_In__MSG__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
+#define SCSI_In__MSG__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
+#define SCSI_In__MSG__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
+#define SCSI_In__MSG__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
+#define SCSI_In__MSG__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
+#define SCSI_In__MSG__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
+#define SCSI_In__MSG__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
+#define SCSI_In__MSG__PS CYREG_PRT6_PS\r
+#define SCSI_In__MSG__SHIFT 7u\r
+#define SCSI_In__MSG__SLW CYREG_PRT6_SLW\r
+#define SCSI_In__REQ__AG CYREG_PRT5_AG\r
+#define SCSI_In__REQ__AMUX CYREG_PRT5_AMUX\r
+#define SCSI_In__REQ__BIE CYREG_PRT5_BIE\r
+#define SCSI_In__REQ__BIT_MASK CYREG_PRT5_BIT_MASK\r
+#define SCSI_In__REQ__BYP CYREG_PRT5_BYP\r
+#define SCSI_In__REQ__CTL CYREG_PRT5_CTL\r
+#define SCSI_In__REQ__DM0 CYREG_PRT5_DM0\r
+#define SCSI_In__REQ__DM1 CYREG_PRT5_DM1\r
+#define SCSI_In__REQ__DM2 CYREG_PRT5_DM2\r
+#define SCSI_In__REQ__DR CYREG_PRT5_DR\r
+#define SCSI_In__REQ__INP_DIS CYREG_PRT5_INP_DIS\r
+#define SCSI_In__REQ__INTTYPE CYREG_PICU5_INTTYPE2\r
+#define SCSI_In__REQ__LCD_COM_SEG CYREG_PRT5_LCD_COM_SEG\r
+#define SCSI_In__REQ__LCD_EN CYREG_PRT5_LCD_EN\r
+#define SCSI_In__REQ__MASK 0x04u\r
+#define SCSI_In__REQ__PC CYREG_PRT5_PC2\r
+#define SCSI_In__REQ__PORT 5u\r
+#define SCSI_In__REQ__PRT CYREG_PRT5_PRT\r
+#define SCSI_In__REQ__PRTDSI__CAPS_SEL CYREG_PRT5_CAPS_SEL\r
+#define SCSI_In__REQ__PRTDSI__DBL_SYNC_IN CYREG_PRT5_DBL_SYNC_IN\r
+#define SCSI_In__REQ__PRTDSI__OE_SEL0 CYREG_PRT5_OE_SEL0\r
+#define SCSI_In__REQ__PRTDSI__OE_SEL1 CYREG_PRT5_OE_SEL1\r
+#define SCSI_In__REQ__PRTDSI__OUT_SEL0 CYREG_PRT5_OUT_SEL0\r
+#define SCSI_In__REQ__PRTDSI__OUT_SEL1 CYREG_PRT5_OUT_SEL1\r
+#define SCSI_In__REQ__PRTDSI__SYNC_OUT CYREG_PRT5_SYNC_OUT\r
+#define SCSI_In__REQ__PS CYREG_PRT5_PS\r
+#define SCSI_In__REQ__SHIFT 2u\r
+#define SCSI_In__REQ__SLW CYREG_PRT5_SLW\r
+#define SCSI_In_DBx__0__AG CYREG_PRT12_AG\r
+#define SCSI_In_DBx__0__BIE CYREG_PRT12_BIE\r
+#define SCSI_In_DBx__0__BIT_MASK CYREG_PRT12_BIT_MASK\r
+#define SCSI_In_DBx__0__BYP CYREG_PRT12_BYP\r
+#define SCSI_In_DBx__0__DM0 CYREG_PRT12_DM0\r
+#define SCSI_In_DBx__0__DM1 CYREG_PRT12_DM1\r
+#define SCSI_In_DBx__0__DM2 CYREG_PRT12_DM2\r
+#define SCSI_In_DBx__0__DR CYREG_PRT12_DR\r
+#define SCSI_In_DBx__0__INP_DIS CYREG_PRT12_INP_DIS\r
+#define SCSI_In_DBx__0__INTTYPE CYREG_PICU12_INTTYPE4\r
+#define SCSI_In_DBx__0__MASK 0x10u\r
+#define SCSI_In_DBx__0__PC CYREG_PRT12_PC4\r
+#define SCSI_In_DBx__0__PORT 12u\r
+#define SCSI_In_DBx__0__PRT CYREG_PRT12_PRT\r
+#define SCSI_In_DBx__0__PRTDSI__DBL_SYNC_IN CYREG_PRT12_DBL_SYNC_IN\r
+#define SCSI_In_DBx__0__PRTDSI__OE_SEL0 CYREG_PRT12_OE_SEL0\r
+#define SCSI_In_DBx__0__PRTDSI__OE_SEL1 CYREG_PRT12_OE_SEL1\r
+#define SCSI_In_DBx__0__PRTDSI__OUT_SEL0 CYREG_PRT12_OUT_SEL0\r
+#define SCSI_In_DBx__0__PRTDSI__OUT_SEL1 CYREG_PRT12_OUT_SEL1\r
+#define SCSI_In_DBx__0__PRTDSI__SYNC_OUT CYREG_PRT12_SYNC_OUT\r
+#define SCSI_In_DBx__0__PS CYREG_PRT12_PS\r
+#define SCSI_In_DBx__0__SHIFT 4u\r
+#define SCSI_In_DBx__0__SIO_CFG CYREG_PRT12_SIO_CFG\r
+#define SCSI_In_DBx__0__SIO_DIFF CYREG_PRT12_SIO_DIFF\r
+#define SCSI_In_DBx__0__SIO_HYST_EN CYREG_PRT12_SIO_HYST_EN\r
+#define SCSI_In_DBx__0__SIO_REG_HIFREQ CYREG_PRT12_SIO_REG_HIFREQ\r
+#define SCSI_In_DBx__0__SLW CYREG_PRT12_SLW\r
+#define SCSI_In_DBx__1__AG CYREG_PRT2_AG\r
+#define SCSI_In_DBx__1__AMUX CYREG_PRT2_AMUX\r
+#define SCSI_In_DBx__1__BIE CYREG_PRT2_BIE\r
+#define SCSI_In_DBx__1__BIT_MASK CYREG_PRT2_BIT_MASK\r
+#define SCSI_In_DBx__1__BYP CYREG_PRT2_BYP\r
+#define SCSI_In_DBx__1__CTL CYREG_PRT2_CTL\r
+#define SCSI_In_DBx__1__DM0 CYREG_PRT2_DM0\r
+#define SCSI_In_DBx__1__DM1 CYREG_PRT2_DM1\r
+#define SCSI_In_DBx__1__DM2 CYREG_PRT2_DM2\r
+#define SCSI_In_DBx__1__DR CYREG_PRT2_DR\r
+#define SCSI_In_DBx__1__INP_DIS CYREG_PRT2_INP_DIS\r
+#define SCSI_In_DBx__1__INTTYPE CYREG_PICU2_INTTYPE7\r
+#define SCSI_In_DBx__1__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
+#define SCSI_In_DBx__1__LCD_EN CYREG_PRT2_LCD_EN\r
+#define SCSI_In_DBx__1__MASK 0x80u\r
+#define SCSI_In_DBx__1__PC CYREG_PRT2_PC7\r
+#define SCSI_In_DBx__1__PORT 2u\r
+#define SCSI_In_DBx__1__PRT CYREG_PRT2_PRT\r
+#define SCSI_In_DBx__1__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
+#define SCSI_In_DBx__1__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
+#define SCSI_In_DBx__1__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
+#define SCSI_In_DBx__1__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
+#define SCSI_In_DBx__1__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
+#define SCSI_In_DBx__1__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
+#define SCSI_In_DBx__1__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
+#define SCSI_In_DBx__1__PS CYREG_PRT2_PS\r
+#define SCSI_In_DBx__1__SHIFT 7u\r
+#define SCSI_In_DBx__1__SLW CYREG_PRT2_SLW\r
+#define SCSI_In_DBx__2__AG CYREG_PRT2_AG\r
+#define SCSI_In_DBx__2__AMUX CYREG_PRT2_AMUX\r
+#define SCSI_In_DBx__2__BIE CYREG_PRT2_BIE\r
+#define SCSI_In_DBx__2__BIT_MASK CYREG_PRT2_BIT_MASK\r
+#define SCSI_In_DBx__2__BYP CYREG_PRT2_BYP\r
+#define SCSI_In_DBx__2__CTL CYREG_PRT2_CTL\r
+#define SCSI_In_DBx__2__DM0 CYREG_PRT2_DM0\r
+#define SCSI_In_DBx__2__DM1 CYREG_PRT2_DM1\r
+#define SCSI_In_DBx__2__DM2 CYREG_PRT2_DM2\r
+#define SCSI_In_DBx__2__DR CYREG_PRT2_DR\r
+#define SCSI_In_DBx__2__INP_DIS CYREG_PRT2_INP_DIS\r
+#define SCSI_In_DBx__2__INTTYPE CYREG_PICU2_INTTYPE6\r
+#define SCSI_In_DBx__2__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
+#define SCSI_In_DBx__2__LCD_EN CYREG_PRT2_LCD_EN\r
+#define SCSI_In_DBx__2__MASK 0x40u\r
+#define SCSI_In_DBx__2__PC CYREG_PRT2_PC6\r
+#define SCSI_In_DBx__2__PORT 2u\r
+#define SCSI_In_DBx__2__PRT CYREG_PRT2_PRT\r
+#define SCSI_In_DBx__2__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
+#define SCSI_In_DBx__2__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
+#define SCSI_In_DBx__2__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
+#define SCSI_In_DBx__2__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
+#define SCSI_In_DBx__2__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
+#define SCSI_In_DBx__2__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
+#define SCSI_In_DBx__2__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
+#define SCSI_In_DBx__2__PS CYREG_PRT2_PS\r
+#define SCSI_In_DBx__2__SHIFT 6u\r
+#define SCSI_In_DBx__2__SLW CYREG_PRT2_SLW\r
+#define SCSI_In_DBx__3__AG CYREG_PRT2_AG\r
+#define SCSI_In_DBx__3__AMUX CYREG_PRT2_AMUX\r
+#define SCSI_In_DBx__3__BIE CYREG_PRT2_BIE\r
+#define SCSI_In_DBx__3__BIT_MASK CYREG_PRT2_BIT_MASK\r
+#define SCSI_In_DBx__3__BYP CYREG_PRT2_BYP\r
+#define SCSI_In_DBx__3__CTL CYREG_PRT2_CTL\r
+#define SCSI_In_DBx__3__DM0 CYREG_PRT2_DM0\r
+#define SCSI_In_DBx__3__DM1 CYREG_PRT2_DM1\r
+#define SCSI_In_DBx__3__DM2 CYREG_PRT2_DM2\r
+#define SCSI_In_DBx__3__DR CYREG_PRT2_DR\r
+#define SCSI_In_DBx__3__INP_DIS CYREG_PRT2_INP_DIS\r
+#define SCSI_In_DBx__3__INTTYPE CYREG_PICU2_INTTYPE5\r
+#define SCSI_In_DBx__3__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
+#define SCSI_In_DBx__3__LCD_EN CYREG_PRT2_LCD_EN\r
+#define SCSI_In_DBx__3__MASK 0x20u\r
+#define SCSI_In_DBx__3__PC CYREG_PRT2_PC5\r
+#define SCSI_In_DBx__3__PORT 2u\r
+#define SCSI_In_DBx__3__PRT CYREG_PRT2_PRT\r
+#define SCSI_In_DBx__3__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
+#define SCSI_In_DBx__3__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
+#define SCSI_In_DBx__3__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
+#define SCSI_In_DBx__3__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
+#define SCSI_In_DBx__3__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
+#define SCSI_In_DBx__3__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
+#define SCSI_In_DBx__3__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
+#define SCSI_In_DBx__3__PS CYREG_PRT2_PS\r
+#define SCSI_In_DBx__3__SHIFT 5u\r
+#define SCSI_In_DBx__3__SLW CYREG_PRT2_SLW\r
+#define SCSI_In_DBx__4__AG CYREG_PRT2_AG\r
+#define SCSI_In_DBx__4__AMUX CYREG_PRT2_AMUX\r
+#define SCSI_In_DBx__4__BIE CYREG_PRT2_BIE\r
+#define SCSI_In_DBx__4__BIT_MASK CYREG_PRT2_BIT_MASK\r
+#define SCSI_In_DBx__4__BYP CYREG_PRT2_BYP\r
+#define SCSI_In_DBx__4__CTL CYREG_PRT2_CTL\r
+#define SCSI_In_DBx__4__DM0 CYREG_PRT2_DM0\r
+#define SCSI_In_DBx__4__DM1 CYREG_PRT2_DM1\r
+#define SCSI_In_DBx__4__DM2 CYREG_PRT2_DM2\r
+#define SCSI_In_DBx__4__DR CYREG_PRT2_DR\r
+#define SCSI_In_DBx__4__INP_DIS CYREG_PRT2_INP_DIS\r
+#define SCSI_In_DBx__4__INTTYPE CYREG_PICU2_INTTYPE4\r
+#define SCSI_In_DBx__4__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
+#define SCSI_In_DBx__4__LCD_EN CYREG_PRT2_LCD_EN\r
+#define SCSI_In_DBx__4__MASK 0x10u\r
+#define SCSI_In_DBx__4__PC CYREG_PRT2_PC4\r
+#define SCSI_In_DBx__4__PORT 2u\r
+#define SCSI_In_DBx__4__PRT CYREG_PRT2_PRT\r
+#define SCSI_In_DBx__4__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
+#define SCSI_In_DBx__4__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
+#define SCSI_In_DBx__4__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
+#define SCSI_In_DBx__4__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
+#define SCSI_In_DBx__4__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
+#define SCSI_In_DBx__4__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
+#define SCSI_In_DBx__4__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
+#define SCSI_In_DBx__4__PS CYREG_PRT2_PS\r
+#define SCSI_In_DBx__4__SHIFT 4u\r
+#define SCSI_In_DBx__4__SLW CYREG_PRT2_SLW\r
+#define SCSI_In_DBx__5__AG CYREG_PRT2_AG\r
+#define SCSI_In_DBx__5__AMUX CYREG_PRT2_AMUX\r
+#define SCSI_In_DBx__5__BIE CYREG_PRT2_BIE\r
+#define SCSI_In_DBx__5__BIT_MASK CYREG_PRT2_BIT_MASK\r
+#define SCSI_In_DBx__5__BYP CYREG_PRT2_BYP\r
+#define SCSI_In_DBx__5__CTL CYREG_PRT2_CTL\r
+#define SCSI_In_DBx__5__DM0 CYREG_PRT2_DM0\r
+#define SCSI_In_DBx__5__DM1 CYREG_PRT2_DM1\r
+#define SCSI_In_DBx__5__DM2 CYREG_PRT2_DM2\r
+#define SCSI_In_DBx__5__DR CYREG_PRT2_DR\r
+#define SCSI_In_DBx__5__INP_DIS CYREG_PRT2_INP_DIS\r
+#define SCSI_In_DBx__5__INTTYPE CYREG_PICU2_INTTYPE3\r
+#define SCSI_In_DBx__5__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
+#define SCSI_In_DBx__5__LCD_EN CYREG_PRT2_LCD_EN\r
+#define SCSI_In_DBx__5__MASK 0x08u\r
+#define SCSI_In_DBx__5__PC CYREG_PRT2_PC3\r
+#define SCSI_In_DBx__5__PORT 2u\r
+#define SCSI_In_DBx__5__PRT CYREG_PRT2_PRT\r
+#define SCSI_In_DBx__5__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
+#define SCSI_In_DBx__5__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
+#define SCSI_In_DBx__5__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
+#define SCSI_In_DBx__5__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
+#define SCSI_In_DBx__5__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
+#define SCSI_In_DBx__5__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
+#define SCSI_In_DBx__5__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
+#define SCSI_In_DBx__5__PS CYREG_PRT2_PS\r
+#define SCSI_In_DBx__5__SHIFT 3u\r
+#define SCSI_In_DBx__5__SLW CYREG_PRT2_SLW\r
+#define SCSI_In_DBx__6__AG CYREG_PRT2_AG\r
+#define SCSI_In_DBx__6__AMUX CYREG_PRT2_AMUX\r
+#define SCSI_In_DBx__6__BIE CYREG_PRT2_BIE\r
+#define SCSI_In_DBx__6__BIT_MASK CYREG_PRT2_BIT_MASK\r
+#define SCSI_In_DBx__6__BYP CYREG_PRT2_BYP\r
+#define SCSI_In_DBx__6__CTL CYREG_PRT2_CTL\r
+#define SCSI_In_DBx__6__DM0 CYREG_PRT2_DM0\r
+#define SCSI_In_DBx__6__DM1 CYREG_PRT2_DM1\r
+#define SCSI_In_DBx__6__DM2 CYREG_PRT2_DM2\r
+#define SCSI_In_DBx__6__DR CYREG_PRT2_DR\r
+#define SCSI_In_DBx__6__INP_DIS CYREG_PRT2_INP_DIS\r
+#define SCSI_In_DBx__6__INTTYPE CYREG_PICU2_INTTYPE2\r
+#define SCSI_In_DBx__6__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
+#define SCSI_In_DBx__6__LCD_EN CYREG_PRT2_LCD_EN\r
+#define SCSI_In_DBx__6__MASK 0x04u\r
+#define SCSI_In_DBx__6__PC CYREG_PRT2_PC2\r
+#define SCSI_In_DBx__6__PORT 2u\r
+#define SCSI_In_DBx__6__PRT CYREG_PRT2_PRT\r
+#define SCSI_In_DBx__6__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
+#define SCSI_In_DBx__6__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
+#define SCSI_In_DBx__6__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
+#define SCSI_In_DBx__6__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
+#define SCSI_In_DBx__6__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
+#define SCSI_In_DBx__6__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
+#define SCSI_In_DBx__6__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
+#define SCSI_In_DBx__6__PS CYREG_PRT2_PS\r
+#define SCSI_In_DBx__6__SHIFT 2u\r
+#define SCSI_In_DBx__6__SLW CYREG_PRT2_SLW\r
+#define SCSI_In_DBx__7__AG CYREG_PRT2_AG\r
+#define SCSI_In_DBx__7__AMUX CYREG_PRT2_AMUX\r
+#define SCSI_In_DBx__7__BIE CYREG_PRT2_BIE\r
+#define SCSI_In_DBx__7__BIT_MASK CYREG_PRT2_BIT_MASK\r
+#define SCSI_In_DBx__7__BYP CYREG_PRT2_BYP\r
+#define SCSI_In_DBx__7__CTL CYREG_PRT2_CTL\r
+#define SCSI_In_DBx__7__DM0 CYREG_PRT2_DM0\r
+#define SCSI_In_DBx__7__DM1 CYREG_PRT2_DM1\r
+#define SCSI_In_DBx__7__DM2 CYREG_PRT2_DM2\r
+#define SCSI_In_DBx__7__DR CYREG_PRT2_DR\r
+#define SCSI_In_DBx__7__INP_DIS CYREG_PRT2_INP_DIS\r
+#define SCSI_In_DBx__7__INTTYPE CYREG_PICU2_INTTYPE1\r
+#define SCSI_In_DBx__7__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
+#define SCSI_In_DBx__7__LCD_EN CYREG_PRT2_LCD_EN\r
+#define SCSI_In_DBx__7__MASK 0x02u\r
+#define SCSI_In_DBx__7__PC CYREG_PRT2_PC1\r
+#define SCSI_In_DBx__7__PORT 2u\r
+#define SCSI_In_DBx__7__PRT CYREG_PRT2_PRT\r
+#define SCSI_In_DBx__7__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
+#define SCSI_In_DBx__7__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
+#define SCSI_In_DBx__7__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
+#define SCSI_In_DBx__7__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
+#define SCSI_In_DBx__7__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
+#define SCSI_In_DBx__7__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
+#define SCSI_In_DBx__7__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
+#define SCSI_In_DBx__7__PS CYREG_PRT2_PS\r
+#define SCSI_In_DBx__7__SHIFT 1u\r
+#define SCSI_In_DBx__7__SLW CYREG_PRT2_SLW\r
+#define SCSI_In_DBx__DB0__AG CYREG_PRT12_AG\r
+#define SCSI_In_DBx__DB0__BIE CYREG_PRT12_BIE\r
+#define SCSI_In_DBx__DB0__BIT_MASK CYREG_PRT12_BIT_MASK\r
+#define SCSI_In_DBx__DB0__BYP CYREG_PRT12_BYP\r
+#define SCSI_In_DBx__DB0__DM0 CYREG_PRT12_DM0\r
+#define SCSI_In_DBx__DB0__DM1 CYREG_PRT12_DM1\r
+#define SCSI_In_DBx__DB0__DM2 CYREG_PRT12_DM2\r
+#define SCSI_In_DBx__DB0__DR CYREG_PRT12_DR\r
+#define SCSI_In_DBx__DB0__INP_DIS CYREG_PRT12_INP_DIS\r
+#define SCSI_In_DBx__DB0__INTTYPE CYREG_PICU12_INTTYPE4\r
+#define SCSI_In_DBx__DB0__MASK 0x10u\r
+#define SCSI_In_DBx__DB0__PC CYREG_PRT12_PC4\r
+#define SCSI_In_DBx__DB0__PORT 12u\r
+#define SCSI_In_DBx__DB0__PRT CYREG_PRT12_PRT\r
+#define SCSI_In_DBx__DB0__PRTDSI__DBL_SYNC_IN CYREG_PRT12_DBL_SYNC_IN\r
+#define SCSI_In_DBx__DB0__PRTDSI__OE_SEL0 CYREG_PRT12_OE_SEL0\r
+#define SCSI_In_DBx__DB0__PRTDSI__OE_SEL1 CYREG_PRT12_OE_SEL1\r
+#define SCSI_In_DBx__DB0__PRTDSI__OUT_SEL0 CYREG_PRT12_OUT_SEL0\r
+#define SCSI_In_DBx__DB0__PRTDSI__OUT_SEL1 CYREG_PRT12_OUT_SEL1\r
+#define SCSI_In_DBx__DB0__PRTDSI__SYNC_OUT CYREG_PRT12_SYNC_OUT\r
+#define SCSI_In_DBx__DB0__PS CYREG_PRT12_PS\r
+#define SCSI_In_DBx__DB0__SHIFT 4u\r
+#define SCSI_In_DBx__DB0__SIO_CFG CYREG_PRT12_SIO_CFG\r
+#define SCSI_In_DBx__DB0__SIO_DIFF CYREG_PRT12_SIO_DIFF\r
+#define SCSI_In_DBx__DB0__SIO_HYST_EN CYREG_PRT12_SIO_HYST_EN\r
+#define SCSI_In_DBx__DB0__SIO_REG_HIFREQ CYREG_PRT12_SIO_REG_HIFREQ\r
+#define SCSI_In_DBx__DB0__SLW CYREG_PRT12_SLW\r
+#define SCSI_In_DBx__DB1__AG CYREG_PRT2_AG\r
+#define SCSI_In_DBx__DB1__AMUX CYREG_PRT2_AMUX\r
+#define SCSI_In_DBx__DB1__BIE CYREG_PRT2_BIE\r
+#define SCSI_In_DBx__DB1__BIT_MASK CYREG_PRT2_BIT_MASK\r
+#define SCSI_In_DBx__DB1__BYP CYREG_PRT2_BYP\r
+#define SCSI_In_DBx__DB1__CTL CYREG_PRT2_CTL\r
+#define SCSI_In_DBx__DB1__DM0 CYREG_PRT2_DM0\r
+#define SCSI_In_DBx__DB1__DM1 CYREG_PRT2_DM1\r
+#define SCSI_In_DBx__DB1__DM2 CYREG_PRT2_DM2\r
+#define SCSI_In_DBx__DB1__DR CYREG_PRT2_DR\r
+#define SCSI_In_DBx__DB1__INP_DIS CYREG_PRT2_INP_DIS\r
+#define SCSI_In_DBx__DB1__INTTYPE CYREG_PICU2_INTTYPE7\r
+#define SCSI_In_DBx__DB1__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
+#define SCSI_In_DBx__DB1__LCD_EN CYREG_PRT2_LCD_EN\r
+#define SCSI_In_DBx__DB1__MASK 0x80u\r
+#define SCSI_In_DBx__DB1__PC CYREG_PRT2_PC7\r
+#define SCSI_In_DBx__DB1__PORT 2u\r
+#define SCSI_In_DBx__DB1__PRT CYREG_PRT2_PRT\r
+#define SCSI_In_DBx__DB1__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
+#define SCSI_In_DBx__DB1__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
+#define SCSI_In_DBx__DB1__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
+#define SCSI_In_DBx__DB1__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
+#define SCSI_In_DBx__DB1__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
+#define SCSI_In_DBx__DB1__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
+#define SCSI_In_DBx__DB1__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
+#define SCSI_In_DBx__DB1__PS CYREG_PRT2_PS\r
+#define SCSI_In_DBx__DB1__SHIFT 7u\r
+#define SCSI_In_DBx__DB1__SLW CYREG_PRT2_SLW\r
+#define SCSI_In_DBx__DB2__AG CYREG_PRT2_AG\r
+#define SCSI_In_DBx__DB2__AMUX CYREG_PRT2_AMUX\r
+#define SCSI_In_DBx__DB2__BIE CYREG_PRT2_BIE\r
+#define SCSI_In_DBx__DB2__BIT_MASK CYREG_PRT2_BIT_MASK\r
+#define SCSI_In_DBx__DB2__BYP CYREG_PRT2_BYP\r
+#define SCSI_In_DBx__DB2__CTL CYREG_PRT2_CTL\r
+#define SCSI_In_DBx__DB2__DM0 CYREG_PRT2_DM0\r
+#define SCSI_In_DBx__DB2__DM1 CYREG_PRT2_DM1\r
+#define SCSI_In_DBx__DB2__DM2 CYREG_PRT2_DM2\r
+#define SCSI_In_DBx__DB2__DR CYREG_PRT2_DR\r
+#define SCSI_In_DBx__DB2__INP_DIS CYREG_PRT2_INP_DIS\r
+#define SCSI_In_DBx__DB2__INTTYPE CYREG_PICU2_INTTYPE6\r
+#define SCSI_In_DBx__DB2__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
+#define SCSI_In_DBx__DB2__LCD_EN CYREG_PRT2_LCD_EN\r
+#define SCSI_In_DBx__DB2__MASK 0x40u\r
+#define SCSI_In_DBx__DB2__PC CYREG_PRT2_PC6\r
+#define SCSI_In_DBx__DB2__PORT 2u\r
+#define SCSI_In_DBx__DB2__PRT CYREG_PRT2_PRT\r
+#define SCSI_In_DBx__DB2__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
+#define SCSI_In_DBx__DB2__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
+#define SCSI_In_DBx__DB2__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
+#define SCSI_In_DBx__DB2__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
+#define SCSI_In_DBx__DB2__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
+#define SCSI_In_DBx__DB2__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
+#define SCSI_In_DBx__DB2__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
+#define SCSI_In_DBx__DB2__PS CYREG_PRT2_PS\r
+#define SCSI_In_DBx__DB2__SHIFT 6u\r
+#define SCSI_In_DBx__DB2__SLW CYREG_PRT2_SLW\r
+#define SCSI_In_DBx__DB3__AG CYREG_PRT2_AG\r
+#define SCSI_In_DBx__DB3__AMUX CYREG_PRT2_AMUX\r
+#define SCSI_In_DBx__DB3__BIE CYREG_PRT2_BIE\r
+#define SCSI_In_DBx__DB3__BIT_MASK CYREG_PRT2_BIT_MASK\r
+#define SCSI_In_DBx__DB3__BYP CYREG_PRT2_BYP\r
+#define SCSI_In_DBx__DB3__CTL CYREG_PRT2_CTL\r
+#define SCSI_In_DBx__DB3__DM0 CYREG_PRT2_DM0\r
+#define SCSI_In_DBx__DB3__DM1 CYREG_PRT2_DM1\r
+#define SCSI_In_DBx__DB3__DM2 CYREG_PRT2_DM2\r
+#define SCSI_In_DBx__DB3__DR CYREG_PRT2_DR\r
+#define SCSI_In_DBx__DB3__INP_DIS CYREG_PRT2_INP_DIS\r
+#define SCSI_In_DBx__DB3__INTTYPE CYREG_PICU2_INTTYPE5\r
+#define SCSI_In_DBx__DB3__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
+#define SCSI_In_DBx__DB3__LCD_EN CYREG_PRT2_LCD_EN\r
+#define SCSI_In_DBx__DB3__MASK 0x20u\r
+#define SCSI_In_DBx__DB3__PC CYREG_PRT2_PC5\r
+#define SCSI_In_DBx__DB3__PORT 2u\r
+#define SCSI_In_DBx__DB3__PRT CYREG_PRT2_PRT\r
+#define SCSI_In_DBx__DB3__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
+#define SCSI_In_DBx__DB3__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
+#define SCSI_In_DBx__DB3__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
+#define SCSI_In_DBx__DB3__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
+#define SCSI_In_DBx__DB3__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
+#define SCSI_In_DBx__DB3__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
+#define SCSI_In_DBx__DB3__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
+#define SCSI_In_DBx__DB3__PS CYREG_PRT2_PS\r
+#define SCSI_In_DBx__DB3__SHIFT 5u\r
+#define SCSI_In_DBx__DB3__SLW CYREG_PRT2_SLW\r
+#define SCSI_In_DBx__DB4__AG CYREG_PRT2_AG\r
+#define SCSI_In_DBx__DB4__AMUX CYREG_PRT2_AMUX\r
+#define SCSI_In_DBx__DB4__BIE CYREG_PRT2_BIE\r
+#define SCSI_In_DBx__DB4__BIT_MASK CYREG_PRT2_BIT_MASK\r
+#define SCSI_In_DBx__DB4__BYP CYREG_PRT2_BYP\r
+#define SCSI_In_DBx__DB4__CTL CYREG_PRT2_CTL\r
+#define SCSI_In_DBx__DB4__DM0 CYREG_PRT2_DM0\r
+#define SCSI_In_DBx__DB4__DM1 CYREG_PRT2_DM1\r
+#define SCSI_In_DBx__DB4__DM2 CYREG_PRT2_DM2\r
+#define SCSI_In_DBx__DB4__DR CYREG_PRT2_DR\r
+#define SCSI_In_DBx__DB4__INP_DIS CYREG_PRT2_INP_DIS\r
+#define SCSI_In_DBx__DB4__INTTYPE CYREG_PICU2_INTTYPE4\r
+#define SCSI_In_DBx__DB4__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
+#define SCSI_In_DBx__DB4__LCD_EN CYREG_PRT2_LCD_EN\r
+#define SCSI_In_DBx__DB4__MASK 0x10u\r
+#define SCSI_In_DBx__DB4__PC CYREG_PRT2_PC4\r
+#define SCSI_In_DBx__DB4__PORT 2u\r
+#define SCSI_In_DBx__DB4__PRT CYREG_PRT2_PRT\r
+#define SCSI_In_DBx__DB4__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
+#define SCSI_In_DBx__DB4__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
+#define SCSI_In_DBx__DB4__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
+#define SCSI_In_DBx__DB4__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
+#define SCSI_In_DBx__DB4__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
+#define SCSI_In_DBx__DB4__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
+#define SCSI_In_DBx__DB4__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
+#define SCSI_In_DBx__DB4__PS CYREG_PRT2_PS\r
+#define SCSI_In_DBx__DB4__SHIFT 4u\r
+#define SCSI_In_DBx__DB4__SLW CYREG_PRT2_SLW\r
+#define SCSI_In_DBx__DB5__AG CYREG_PRT2_AG\r
+#define SCSI_In_DBx__DB5__AMUX CYREG_PRT2_AMUX\r
+#define SCSI_In_DBx__DB5__BIE CYREG_PRT2_BIE\r
+#define SCSI_In_DBx__DB5__BIT_MASK CYREG_PRT2_BIT_MASK\r
+#define SCSI_In_DBx__DB5__BYP CYREG_PRT2_BYP\r
+#define SCSI_In_DBx__DB5__CTL CYREG_PRT2_CTL\r
+#define SCSI_In_DBx__DB5__DM0 CYREG_PRT2_DM0\r
+#define SCSI_In_DBx__DB5__DM1 CYREG_PRT2_DM1\r
+#define SCSI_In_DBx__DB5__DM2 CYREG_PRT2_DM2\r
+#define SCSI_In_DBx__DB5__DR CYREG_PRT2_DR\r
+#define SCSI_In_DBx__DB5__INP_DIS CYREG_PRT2_INP_DIS\r
+#define SCSI_In_DBx__DB5__INTTYPE CYREG_PICU2_INTTYPE3\r
+#define SCSI_In_DBx__DB5__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
+#define SCSI_In_DBx__DB5__LCD_EN CYREG_PRT2_LCD_EN\r
+#define SCSI_In_DBx__DB5__MASK 0x08u\r
+#define SCSI_In_DBx__DB5__PC CYREG_PRT2_PC3\r
+#define SCSI_In_DBx__DB5__PORT 2u\r
+#define SCSI_In_DBx__DB5__PRT CYREG_PRT2_PRT\r
+#define SCSI_In_DBx__DB5__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
+#define SCSI_In_DBx__DB5__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
+#define SCSI_In_DBx__DB5__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
+#define SCSI_In_DBx__DB5__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
+#define SCSI_In_DBx__DB5__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
+#define SCSI_In_DBx__DB5__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
+#define SCSI_In_DBx__DB5__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
+#define SCSI_In_DBx__DB5__PS CYREG_PRT2_PS\r
+#define SCSI_In_DBx__DB5__SHIFT 3u\r
+#define SCSI_In_DBx__DB5__SLW CYREG_PRT2_SLW\r
+#define SCSI_In_DBx__DB6__AG CYREG_PRT2_AG\r
+#define SCSI_In_DBx__DB6__AMUX CYREG_PRT2_AMUX\r
+#define SCSI_In_DBx__DB6__BIE CYREG_PRT2_BIE\r
+#define SCSI_In_DBx__DB6__BIT_MASK CYREG_PRT2_BIT_MASK\r
+#define SCSI_In_DBx__DB6__BYP CYREG_PRT2_BYP\r
+#define SCSI_In_DBx__DB6__CTL CYREG_PRT2_CTL\r
+#define SCSI_In_DBx__DB6__DM0 CYREG_PRT2_DM0\r
+#define SCSI_In_DBx__DB6__DM1 CYREG_PRT2_DM1\r
+#define SCSI_In_DBx__DB6__DM2 CYREG_PRT2_DM2\r
+#define SCSI_In_DBx__DB6__DR CYREG_PRT2_DR\r
+#define SCSI_In_DBx__DB6__INP_DIS CYREG_PRT2_INP_DIS\r
+#define SCSI_In_DBx__DB6__INTTYPE CYREG_PICU2_INTTYPE2\r
+#define SCSI_In_DBx__DB6__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
+#define SCSI_In_DBx__DB6__LCD_EN CYREG_PRT2_LCD_EN\r
+#define SCSI_In_DBx__DB6__MASK 0x04u\r
+#define SCSI_In_DBx__DB6__PC CYREG_PRT2_PC2\r
+#define SCSI_In_DBx__DB6__PORT 2u\r
+#define SCSI_In_DBx__DB6__PRT CYREG_PRT2_PRT\r
+#define SCSI_In_DBx__DB6__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
+#define SCSI_In_DBx__DB6__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
+#define SCSI_In_DBx__DB6__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
+#define SCSI_In_DBx__DB6__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
+#define SCSI_In_DBx__DB6__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
+#define SCSI_In_DBx__DB6__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
+#define SCSI_In_DBx__DB6__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
+#define SCSI_In_DBx__DB6__PS CYREG_PRT2_PS\r
+#define SCSI_In_DBx__DB6__SHIFT 2u\r
+#define SCSI_In_DBx__DB6__SLW CYREG_PRT2_SLW\r
+#define SCSI_In_DBx__DB7__AG CYREG_PRT2_AG\r
+#define SCSI_In_DBx__DB7__AMUX CYREG_PRT2_AMUX\r
+#define SCSI_In_DBx__DB7__BIE CYREG_PRT2_BIE\r
+#define SCSI_In_DBx__DB7__BIT_MASK CYREG_PRT2_BIT_MASK\r
+#define SCSI_In_DBx__DB7__BYP CYREG_PRT2_BYP\r
+#define SCSI_In_DBx__DB7__CTL CYREG_PRT2_CTL\r
+#define SCSI_In_DBx__DB7__DM0 CYREG_PRT2_DM0\r
+#define SCSI_In_DBx__DB7__DM1 CYREG_PRT2_DM1\r
+#define SCSI_In_DBx__DB7__DM2 CYREG_PRT2_DM2\r
+#define SCSI_In_DBx__DB7__DR CYREG_PRT2_DR\r
+#define SCSI_In_DBx__DB7__INP_DIS CYREG_PRT2_INP_DIS\r
+#define SCSI_In_DBx__DB7__INTTYPE CYREG_PICU2_INTTYPE1\r
+#define SCSI_In_DBx__DB7__LCD_COM_SEG CYREG_PRT2_LCD_COM_SEG\r
+#define SCSI_In_DBx__DB7__LCD_EN CYREG_PRT2_LCD_EN\r
+#define SCSI_In_DBx__DB7__MASK 0x02u\r
+#define SCSI_In_DBx__DB7__PC CYREG_PRT2_PC1\r
+#define SCSI_In_DBx__DB7__PORT 2u\r
+#define SCSI_In_DBx__DB7__PRT CYREG_PRT2_PRT\r
+#define SCSI_In_DBx__DB7__PRTDSI__CAPS_SEL CYREG_PRT2_CAPS_SEL\r
+#define SCSI_In_DBx__DB7__PRTDSI__DBL_SYNC_IN CYREG_PRT2_DBL_SYNC_IN\r
+#define SCSI_In_DBx__DB7__PRTDSI__OE_SEL0 CYREG_PRT2_OE_SEL0\r
+#define SCSI_In_DBx__DB7__PRTDSI__OE_SEL1 CYREG_PRT2_OE_SEL1\r
+#define SCSI_In_DBx__DB7__PRTDSI__OUT_SEL0 CYREG_PRT2_OUT_SEL0\r
+#define SCSI_In_DBx__DB7__PRTDSI__OUT_SEL1 CYREG_PRT2_OUT_SEL1\r
+#define SCSI_In_DBx__DB7__PRTDSI__SYNC_OUT CYREG_PRT2_SYNC_OUT\r
+#define SCSI_In_DBx__DB7__PS CYREG_PRT2_PS\r
+#define SCSI_In_DBx__DB7__SHIFT 1u\r
+#define SCSI_In_DBx__DB7__SLW CYREG_PRT2_SLW\r
 \r
 /* SCSI_Noise */\r
 #define SCSI_Noise__0__AG CYREG_PRT12_AG\r
 #define SCSI_Noise__SEL__SHIFT 0u\r
 #define SCSI_Noise__SEL__SLW CYREG_PRT5_SLW\r
 \r
+/* SCSI_Out */\r
+#define SCSI_Out__0__AG CYREG_PRT4_AG\r
+#define SCSI_Out__0__AMUX CYREG_PRT4_AMUX\r
+#define SCSI_Out__0__BIE CYREG_PRT4_BIE\r
+#define SCSI_Out__0__BIT_MASK CYREG_PRT4_BIT_MASK\r
+#define SCSI_Out__0__BYP CYREG_PRT4_BYP\r
+#define SCSI_Out__0__CTL CYREG_PRT4_CTL\r
+#define SCSI_Out__0__DM0 CYREG_PRT4_DM0\r
+#define SCSI_Out__0__DM1 CYREG_PRT4_DM1\r
+#define SCSI_Out__0__DM2 CYREG_PRT4_DM2\r
+#define SCSI_Out__0__DR CYREG_PRT4_DR\r
+#define SCSI_Out__0__INP_DIS CYREG_PRT4_INP_DIS\r
+#define SCSI_Out__0__INTTYPE CYREG_PICU4_INTTYPE3\r
+#define SCSI_Out__0__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
+#define SCSI_Out__0__LCD_EN CYREG_PRT4_LCD_EN\r
+#define SCSI_Out__0__MASK 0x08u\r
+#define SCSI_Out__0__PC CYREG_PRT4_PC3\r
+#define SCSI_Out__0__PORT 4u\r
+#define SCSI_Out__0__PRT CYREG_PRT4_PRT\r
+#define SCSI_Out__0__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
+#define SCSI_Out__0__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
+#define SCSI_Out__0__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
+#define SCSI_Out__0__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
+#define SCSI_Out__0__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
+#define SCSI_Out__0__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
+#define SCSI_Out__0__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
+#define SCSI_Out__0__PS CYREG_PRT4_PS\r
+#define SCSI_Out__0__SHIFT 3u\r
+#define SCSI_Out__0__SLW CYREG_PRT4_SLW\r
+#define SCSI_Out__1__AG CYREG_PRT4_AG\r
+#define SCSI_Out__1__AMUX CYREG_PRT4_AMUX\r
+#define SCSI_Out__1__BIE CYREG_PRT4_BIE\r
+#define SCSI_Out__1__BIT_MASK CYREG_PRT4_BIT_MASK\r
+#define SCSI_Out__1__BYP CYREG_PRT4_BYP\r
+#define SCSI_Out__1__CTL CYREG_PRT4_CTL\r
+#define SCSI_Out__1__DM0 CYREG_PRT4_DM0\r
+#define SCSI_Out__1__DM1 CYREG_PRT4_DM1\r
+#define SCSI_Out__1__DM2 CYREG_PRT4_DM2\r
+#define SCSI_Out__1__DR CYREG_PRT4_DR\r
+#define SCSI_Out__1__INP_DIS CYREG_PRT4_INP_DIS\r
+#define SCSI_Out__1__INTTYPE CYREG_PICU4_INTTYPE2\r
+#define SCSI_Out__1__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
+#define SCSI_Out__1__LCD_EN CYREG_PRT4_LCD_EN\r
+#define SCSI_Out__1__MASK 0x04u\r
+#define SCSI_Out__1__PC CYREG_PRT4_PC2\r
+#define SCSI_Out__1__PORT 4u\r
+#define SCSI_Out__1__PRT CYREG_PRT4_PRT\r
+#define SCSI_Out__1__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
+#define SCSI_Out__1__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
+#define SCSI_Out__1__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
+#define SCSI_Out__1__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
+#define SCSI_Out__1__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
+#define SCSI_Out__1__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
+#define SCSI_Out__1__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
+#define SCSI_Out__1__PS CYREG_PRT4_PS\r
+#define SCSI_Out__1__SHIFT 2u\r
+#define SCSI_Out__1__SLW CYREG_PRT4_SLW\r
+#define SCSI_Out__2__AG CYREG_PRT0_AG\r
+#define SCSI_Out__2__AMUX CYREG_PRT0_AMUX\r
+#define SCSI_Out__2__BIE CYREG_PRT0_BIE\r
+#define SCSI_Out__2__BIT_MASK CYREG_PRT0_BIT_MASK\r
+#define SCSI_Out__2__BYP CYREG_PRT0_BYP\r
+#define SCSI_Out__2__CTL CYREG_PRT0_CTL\r
+#define SCSI_Out__2__DM0 CYREG_PRT0_DM0\r
+#define SCSI_Out__2__DM1 CYREG_PRT0_DM1\r
+#define SCSI_Out__2__DM2 CYREG_PRT0_DM2\r
+#define SCSI_Out__2__DR CYREG_PRT0_DR\r
+#define SCSI_Out__2__INP_DIS CYREG_PRT0_INP_DIS\r
+#define SCSI_Out__2__INTTYPE CYREG_PICU0_INTTYPE7\r
+#define SCSI_Out__2__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
+#define SCSI_Out__2__LCD_EN CYREG_PRT0_LCD_EN\r
+#define SCSI_Out__2__MASK 0x80u\r
+#define SCSI_Out__2__PC CYREG_PRT0_PC7\r
+#define SCSI_Out__2__PORT 0u\r
+#define SCSI_Out__2__PRT CYREG_PRT0_PRT\r
+#define SCSI_Out__2__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
+#define SCSI_Out__2__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
+#define SCSI_Out__2__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
+#define SCSI_Out__2__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
+#define SCSI_Out__2__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
+#define SCSI_Out__2__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
+#define SCSI_Out__2__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
+#define SCSI_Out__2__PS CYREG_PRT0_PS\r
+#define SCSI_Out__2__SHIFT 7u\r
+#define SCSI_Out__2__SLW CYREG_PRT0_SLW\r
+#define SCSI_Out__3__AG CYREG_PRT0_AG\r
+#define SCSI_Out__3__AMUX CYREG_PRT0_AMUX\r
+#define SCSI_Out__3__BIE CYREG_PRT0_BIE\r
+#define SCSI_Out__3__BIT_MASK CYREG_PRT0_BIT_MASK\r
+#define SCSI_Out__3__BYP CYREG_PRT0_BYP\r
+#define SCSI_Out__3__CTL CYREG_PRT0_CTL\r
+#define SCSI_Out__3__DM0 CYREG_PRT0_DM0\r
+#define SCSI_Out__3__DM1 CYREG_PRT0_DM1\r
+#define SCSI_Out__3__DM2 CYREG_PRT0_DM2\r
+#define SCSI_Out__3__DR CYREG_PRT0_DR\r
+#define SCSI_Out__3__INP_DIS CYREG_PRT0_INP_DIS\r
+#define SCSI_Out__3__INTTYPE CYREG_PICU0_INTTYPE6\r
+#define SCSI_Out__3__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
+#define SCSI_Out__3__LCD_EN CYREG_PRT0_LCD_EN\r
+#define SCSI_Out__3__MASK 0x40u\r
+#define SCSI_Out__3__PC CYREG_PRT0_PC6\r
+#define SCSI_Out__3__PORT 0u\r
+#define SCSI_Out__3__PRT CYREG_PRT0_PRT\r
+#define SCSI_Out__3__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
+#define SCSI_Out__3__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
+#define SCSI_Out__3__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
+#define SCSI_Out__3__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
+#define SCSI_Out__3__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
+#define SCSI_Out__3__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
+#define SCSI_Out__3__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
+#define SCSI_Out__3__PS CYREG_PRT0_PS\r
+#define SCSI_Out__3__SHIFT 6u\r
+#define SCSI_Out__3__SLW CYREG_PRT0_SLW\r
+#define SCSI_Out__4__AG CYREG_PRT0_AG\r
+#define SCSI_Out__4__AMUX CYREG_PRT0_AMUX\r
+#define SCSI_Out__4__BIE CYREG_PRT0_BIE\r
+#define SCSI_Out__4__BIT_MASK CYREG_PRT0_BIT_MASK\r
+#define SCSI_Out__4__BYP CYREG_PRT0_BYP\r
+#define SCSI_Out__4__CTL CYREG_PRT0_CTL\r
+#define SCSI_Out__4__DM0 CYREG_PRT0_DM0\r
+#define SCSI_Out__4__DM1 CYREG_PRT0_DM1\r
+#define SCSI_Out__4__DM2 CYREG_PRT0_DM2\r
+#define SCSI_Out__4__DR CYREG_PRT0_DR\r
+#define SCSI_Out__4__INP_DIS CYREG_PRT0_INP_DIS\r
+#define SCSI_Out__4__INTTYPE CYREG_PICU0_INTTYPE5\r
+#define SCSI_Out__4__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
+#define SCSI_Out__4__LCD_EN CYREG_PRT0_LCD_EN\r
+#define SCSI_Out__4__MASK 0x20u\r
+#define SCSI_Out__4__PC CYREG_PRT0_PC5\r
+#define SCSI_Out__4__PORT 0u\r
+#define SCSI_Out__4__PRT CYREG_PRT0_PRT\r
+#define SCSI_Out__4__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
+#define SCSI_Out__4__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
+#define SCSI_Out__4__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
+#define SCSI_Out__4__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
+#define SCSI_Out__4__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
+#define SCSI_Out__4__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
+#define SCSI_Out__4__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
+#define SCSI_Out__4__PS CYREG_PRT0_PS\r
+#define SCSI_Out__4__SHIFT 5u\r
+#define SCSI_Out__4__SLW CYREG_PRT0_SLW\r
+#define SCSI_Out__5__AG CYREG_PRT0_AG\r
+#define SCSI_Out__5__AMUX CYREG_PRT0_AMUX\r
+#define SCSI_Out__5__BIE CYREG_PRT0_BIE\r
+#define SCSI_Out__5__BIT_MASK CYREG_PRT0_BIT_MASK\r
+#define SCSI_Out__5__BYP CYREG_PRT0_BYP\r
+#define SCSI_Out__5__CTL CYREG_PRT0_CTL\r
+#define SCSI_Out__5__DM0 CYREG_PRT0_DM0\r
+#define SCSI_Out__5__DM1 CYREG_PRT0_DM1\r
+#define SCSI_Out__5__DM2 CYREG_PRT0_DM2\r
+#define SCSI_Out__5__DR CYREG_PRT0_DR\r
+#define SCSI_Out__5__INP_DIS CYREG_PRT0_INP_DIS\r
+#define SCSI_Out__5__INTTYPE CYREG_PICU0_INTTYPE4\r
+#define SCSI_Out__5__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
+#define SCSI_Out__5__LCD_EN CYREG_PRT0_LCD_EN\r
+#define SCSI_Out__5__MASK 0x10u\r
+#define SCSI_Out__5__PC CYREG_PRT0_PC4\r
+#define SCSI_Out__5__PORT 0u\r
+#define SCSI_Out__5__PRT CYREG_PRT0_PRT\r
+#define SCSI_Out__5__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
+#define SCSI_Out__5__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
+#define SCSI_Out__5__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
+#define SCSI_Out__5__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
+#define SCSI_Out__5__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
+#define SCSI_Out__5__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
+#define SCSI_Out__5__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
+#define SCSI_Out__5__PS CYREG_PRT0_PS\r
+#define SCSI_Out__5__SHIFT 4u\r
+#define SCSI_Out__5__SLW CYREG_PRT0_SLW\r
+#define SCSI_Out__6__AG CYREG_PRT0_AG\r
+#define SCSI_Out__6__AMUX CYREG_PRT0_AMUX\r
+#define SCSI_Out__6__BIE CYREG_PRT0_BIE\r
+#define SCSI_Out__6__BIT_MASK CYREG_PRT0_BIT_MASK\r
+#define SCSI_Out__6__BYP CYREG_PRT0_BYP\r
+#define SCSI_Out__6__CTL CYREG_PRT0_CTL\r
+#define SCSI_Out__6__DM0 CYREG_PRT0_DM0\r
+#define SCSI_Out__6__DM1 CYREG_PRT0_DM1\r
+#define SCSI_Out__6__DM2 CYREG_PRT0_DM2\r
+#define SCSI_Out__6__DR CYREG_PRT0_DR\r
+#define SCSI_Out__6__INP_DIS CYREG_PRT0_INP_DIS\r
+#define SCSI_Out__6__INTTYPE CYREG_PICU0_INTTYPE3\r
+#define SCSI_Out__6__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
+#define SCSI_Out__6__LCD_EN CYREG_PRT0_LCD_EN\r
+#define SCSI_Out__6__MASK 0x08u\r
+#define SCSI_Out__6__PC CYREG_PRT0_PC3\r
+#define SCSI_Out__6__PORT 0u\r
+#define SCSI_Out__6__PRT CYREG_PRT0_PRT\r
+#define SCSI_Out__6__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
+#define SCSI_Out__6__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
+#define SCSI_Out__6__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
+#define SCSI_Out__6__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
+#define SCSI_Out__6__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
+#define SCSI_Out__6__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
+#define SCSI_Out__6__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
+#define SCSI_Out__6__PS CYREG_PRT0_PS\r
+#define SCSI_Out__6__SHIFT 3u\r
+#define SCSI_Out__6__SLW CYREG_PRT0_SLW\r
+#define SCSI_Out__7__AG CYREG_PRT0_AG\r
+#define SCSI_Out__7__AMUX CYREG_PRT0_AMUX\r
+#define SCSI_Out__7__BIE CYREG_PRT0_BIE\r
+#define SCSI_Out__7__BIT_MASK CYREG_PRT0_BIT_MASK\r
+#define SCSI_Out__7__BYP CYREG_PRT0_BYP\r
+#define SCSI_Out__7__CTL CYREG_PRT0_CTL\r
+#define SCSI_Out__7__DM0 CYREG_PRT0_DM0\r
+#define SCSI_Out__7__DM1 CYREG_PRT0_DM1\r
+#define SCSI_Out__7__DM2 CYREG_PRT0_DM2\r
+#define SCSI_Out__7__DR CYREG_PRT0_DR\r
+#define SCSI_Out__7__INP_DIS CYREG_PRT0_INP_DIS\r
+#define SCSI_Out__7__INTTYPE CYREG_PICU0_INTTYPE2\r
+#define SCSI_Out__7__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
+#define SCSI_Out__7__LCD_EN CYREG_PRT0_LCD_EN\r
+#define SCSI_Out__7__MASK 0x04u\r
+#define SCSI_Out__7__PC CYREG_PRT0_PC2\r
+#define SCSI_Out__7__PORT 0u\r
+#define SCSI_Out__7__PRT CYREG_PRT0_PRT\r
+#define SCSI_Out__7__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
+#define SCSI_Out__7__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
+#define SCSI_Out__7__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
+#define SCSI_Out__7__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
+#define SCSI_Out__7__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
+#define SCSI_Out__7__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
+#define SCSI_Out__7__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
+#define SCSI_Out__7__PS CYREG_PRT0_PS\r
+#define SCSI_Out__7__SHIFT 2u\r
+#define SCSI_Out__7__SLW CYREG_PRT0_SLW\r
+#define SCSI_Out__8__AG CYREG_PRT0_AG\r
+#define SCSI_Out__8__AMUX CYREG_PRT0_AMUX\r
+#define SCSI_Out__8__BIE CYREG_PRT0_BIE\r
+#define SCSI_Out__8__BIT_MASK CYREG_PRT0_BIT_MASK\r
+#define SCSI_Out__8__BYP CYREG_PRT0_BYP\r
+#define SCSI_Out__8__CTL CYREG_PRT0_CTL\r
+#define SCSI_Out__8__DM0 CYREG_PRT0_DM0\r
+#define SCSI_Out__8__DM1 CYREG_PRT0_DM1\r
+#define SCSI_Out__8__DM2 CYREG_PRT0_DM2\r
+#define SCSI_Out__8__DR CYREG_PRT0_DR\r
+#define SCSI_Out__8__INP_DIS CYREG_PRT0_INP_DIS\r
+#define SCSI_Out__8__INTTYPE CYREG_PICU0_INTTYPE1\r
+#define SCSI_Out__8__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
+#define SCSI_Out__8__LCD_EN CYREG_PRT0_LCD_EN\r
+#define SCSI_Out__8__MASK 0x02u\r
+#define SCSI_Out__8__PC CYREG_PRT0_PC1\r
+#define SCSI_Out__8__PORT 0u\r
+#define SCSI_Out__8__PRT CYREG_PRT0_PRT\r
+#define SCSI_Out__8__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
+#define SCSI_Out__8__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
+#define SCSI_Out__8__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
+#define SCSI_Out__8__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
+#define SCSI_Out__8__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
+#define SCSI_Out__8__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
+#define SCSI_Out__8__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
+#define SCSI_Out__8__PS CYREG_PRT0_PS\r
+#define SCSI_Out__8__SHIFT 1u\r
+#define SCSI_Out__8__SLW CYREG_PRT0_SLW\r
+#define SCSI_Out__9__AG CYREG_PRT0_AG\r
+#define SCSI_Out__9__AMUX CYREG_PRT0_AMUX\r
+#define SCSI_Out__9__BIE CYREG_PRT0_BIE\r
+#define SCSI_Out__9__BIT_MASK CYREG_PRT0_BIT_MASK\r
+#define SCSI_Out__9__BYP CYREG_PRT0_BYP\r
+#define SCSI_Out__9__CTL CYREG_PRT0_CTL\r
+#define SCSI_Out__9__DM0 CYREG_PRT0_DM0\r
+#define SCSI_Out__9__DM1 CYREG_PRT0_DM1\r
+#define SCSI_Out__9__DM2 CYREG_PRT0_DM2\r
+#define SCSI_Out__9__DR CYREG_PRT0_DR\r
+#define SCSI_Out__9__INP_DIS CYREG_PRT0_INP_DIS\r
+#define SCSI_Out__9__INTTYPE CYREG_PICU0_INTTYPE0\r
+#define SCSI_Out__9__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
+#define SCSI_Out__9__LCD_EN CYREG_PRT0_LCD_EN\r
+#define SCSI_Out__9__MASK 0x01u\r
+#define SCSI_Out__9__PC CYREG_PRT0_PC0\r
+#define SCSI_Out__9__PORT 0u\r
+#define SCSI_Out__9__PRT CYREG_PRT0_PRT\r
+#define SCSI_Out__9__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
+#define SCSI_Out__9__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
+#define SCSI_Out__9__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
+#define SCSI_Out__9__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
+#define SCSI_Out__9__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
+#define SCSI_Out__9__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
+#define SCSI_Out__9__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
+#define SCSI_Out__9__PS CYREG_PRT0_PS\r
+#define SCSI_Out__9__SHIFT 0u\r
+#define SCSI_Out__9__SLW CYREG_PRT0_SLW\r
+#define SCSI_Out__ACK__AG CYREG_PRT0_AG\r
+#define SCSI_Out__ACK__AMUX CYREG_PRT0_AMUX\r
+#define SCSI_Out__ACK__BIE CYREG_PRT0_BIE\r
+#define SCSI_Out__ACK__BIT_MASK CYREG_PRT0_BIT_MASK\r
+#define SCSI_Out__ACK__BYP CYREG_PRT0_BYP\r
+#define SCSI_Out__ACK__CTL CYREG_PRT0_CTL\r
+#define SCSI_Out__ACK__DM0 CYREG_PRT0_DM0\r
+#define SCSI_Out__ACK__DM1 CYREG_PRT0_DM1\r
+#define SCSI_Out__ACK__DM2 CYREG_PRT0_DM2\r
+#define SCSI_Out__ACK__DR CYREG_PRT0_DR\r
+#define SCSI_Out__ACK__INP_DIS CYREG_PRT0_INP_DIS\r
+#define SCSI_Out__ACK__INTTYPE CYREG_PICU0_INTTYPE6\r
+#define SCSI_Out__ACK__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
+#define SCSI_Out__ACK__LCD_EN CYREG_PRT0_LCD_EN\r
+#define SCSI_Out__ACK__MASK 0x40u\r
+#define SCSI_Out__ACK__PC CYREG_PRT0_PC6\r
+#define SCSI_Out__ACK__PORT 0u\r
+#define SCSI_Out__ACK__PRT CYREG_PRT0_PRT\r
+#define SCSI_Out__ACK__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
+#define SCSI_Out__ACK__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
+#define SCSI_Out__ACK__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
+#define SCSI_Out__ACK__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
+#define SCSI_Out__ACK__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
+#define SCSI_Out__ACK__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
+#define SCSI_Out__ACK__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
+#define SCSI_Out__ACK__PS CYREG_PRT0_PS\r
+#define SCSI_Out__ACK__SHIFT 6u\r
+#define SCSI_Out__ACK__SLW CYREG_PRT0_SLW\r
+#define SCSI_Out__ATN__AG CYREG_PRT4_AG\r
+#define SCSI_Out__ATN__AMUX CYREG_PRT4_AMUX\r
+#define SCSI_Out__ATN__BIE CYREG_PRT4_BIE\r
+#define SCSI_Out__ATN__BIT_MASK CYREG_PRT4_BIT_MASK\r
+#define SCSI_Out__ATN__BYP CYREG_PRT4_BYP\r
+#define SCSI_Out__ATN__CTL CYREG_PRT4_CTL\r
+#define SCSI_Out__ATN__DM0 CYREG_PRT4_DM0\r
+#define SCSI_Out__ATN__DM1 CYREG_PRT4_DM1\r
+#define SCSI_Out__ATN__DM2 CYREG_PRT4_DM2\r
+#define SCSI_Out__ATN__DR CYREG_PRT4_DR\r
+#define SCSI_Out__ATN__INP_DIS CYREG_PRT4_INP_DIS\r
+#define SCSI_Out__ATN__INTTYPE CYREG_PICU4_INTTYPE2\r
+#define SCSI_Out__ATN__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
+#define SCSI_Out__ATN__LCD_EN CYREG_PRT4_LCD_EN\r
+#define SCSI_Out__ATN__MASK 0x04u\r
+#define SCSI_Out__ATN__PC CYREG_PRT4_PC2\r
+#define SCSI_Out__ATN__PORT 4u\r
+#define SCSI_Out__ATN__PRT CYREG_PRT4_PRT\r
+#define SCSI_Out__ATN__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
+#define SCSI_Out__ATN__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
+#define SCSI_Out__ATN__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
+#define SCSI_Out__ATN__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
+#define SCSI_Out__ATN__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
+#define SCSI_Out__ATN__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
+#define SCSI_Out__ATN__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
+#define SCSI_Out__ATN__PS CYREG_PRT4_PS\r
+#define SCSI_Out__ATN__SHIFT 2u\r
+#define SCSI_Out__ATN__SLW CYREG_PRT4_SLW\r
+#define SCSI_Out__BSY__AG CYREG_PRT0_AG\r
+#define SCSI_Out__BSY__AMUX CYREG_PRT0_AMUX\r
+#define SCSI_Out__BSY__BIE CYREG_PRT0_BIE\r
+#define SCSI_Out__BSY__BIT_MASK CYREG_PRT0_BIT_MASK\r
+#define SCSI_Out__BSY__BYP CYREG_PRT0_BYP\r
+#define SCSI_Out__BSY__CTL CYREG_PRT0_CTL\r
+#define SCSI_Out__BSY__DM0 CYREG_PRT0_DM0\r
+#define SCSI_Out__BSY__DM1 CYREG_PRT0_DM1\r
+#define SCSI_Out__BSY__DM2 CYREG_PRT0_DM2\r
+#define SCSI_Out__BSY__DR CYREG_PRT0_DR\r
+#define SCSI_Out__BSY__INP_DIS CYREG_PRT0_INP_DIS\r
+#define SCSI_Out__BSY__INTTYPE CYREG_PICU0_INTTYPE7\r
+#define SCSI_Out__BSY__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
+#define SCSI_Out__BSY__LCD_EN CYREG_PRT0_LCD_EN\r
+#define SCSI_Out__BSY__MASK 0x80u\r
+#define SCSI_Out__BSY__PC CYREG_PRT0_PC7\r
+#define SCSI_Out__BSY__PORT 0u\r
+#define SCSI_Out__BSY__PRT CYREG_PRT0_PRT\r
+#define SCSI_Out__BSY__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
+#define SCSI_Out__BSY__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
+#define SCSI_Out__BSY__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
+#define SCSI_Out__BSY__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
+#define SCSI_Out__BSY__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
+#define SCSI_Out__BSY__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
+#define SCSI_Out__BSY__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
+#define SCSI_Out__BSY__PS CYREG_PRT0_PS\r
+#define SCSI_Out__BSY__SHIFT 7u\r
+#define SCSI_Out__BSY__SLW CYREG_PRT0_SLW\r
+#define SCSI_Out__CD_raw__AG CYREG_PRT0_AG\r
+#define SCSI_Out__CD_raw__AMUX CYREG_PRT0_AMUX\r
+#define SCSI_Out__CD_raw__BIE CYREG_PRT0_BIE\r
+#define SCSI_Out__CD_raw__BIT_MASK CYREG_PRT0_BIT_MASK\r
+#define SCSI_Out__CD_raw__BYP CYREG_PRT0_BYP\r
+#define SCSI_Out__CD_raw__CTL CYREG_PRT0_CTL\r
+#define SCSI_Out__CD_raw__DM0 CYREG_PRT0_DM0\r
+#define SCSI_Out__CD_raw__DM1 CYREG_PRT0_DM1\r
+#define SCSI_Out__CD_raw__DM2 CYREG_PRT0_DM2\r
+#define SCSI_Out__CD_raw__DR CYREG_PRT0_DR\r
+#define SCSI_Out__CD_raw__INP_DIS CYREG_PRT0_INP_DIS\r
+#define SCSI_Out__CD_raw__INTTYPE CYREG_PICU0_INTTYPE2\r
+#define SCSI_Out__CD_raw__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
+#define SCSI_Out__CD_raw__LCD_EN CYREG_PRT0_LCD_EN\r
+#define SCSI_Out__CD_raw__MASK 0x04u\r
+#define SCSI_Out__CD_raw__PC CYREG_PRT0_PC2\r
+#define SCSI_Out__CD_raw__PORT 0u\r
+#define SCSI_Out__CD_raw__PRT CYREG_PRT0_PRT\r
+#define SCSI_Out__CD_raw__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
+#define SCSI_Out__CD_raw__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
+#define SCSI_Out__CD_raw__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
+#define SCSI_Out__CD_raw__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
+#define SCSI_Out__CD_raw__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
+#define SCSI_Out__CD_raw__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
+#define SCSI_Out__CD_raw__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
+#define SCSI_Out__CD_raw__PS CYREG_PRT0_PS\r
+#define SCSI_Out__CD_raw__SHIFT 2u\r
+#define SCSI_Out__CD_raw__SLW CYREG_PRT0_SLW\r
+#define SCSI_Out__DBP_raw__AG CYREG_PRT4_AG\r
+#define SCSI_Out__DBP_raw__AMUX CYREG_PRT4_AMUX\r
+#define SCSI_Out__DBP_raw__BIE CYREG_PRT4_BIE\r
+#define SCSI_Out__DBP_raw__BIT_MASK CYREG_PRT4_BIT_MASK\r
+#define SCSI_Out__DBP_raw__BYP CYREG_PRT4_BYP\r
+#define SCSI_Out__DBP_raw__CTL CYREG_PRT4_CTL\r
+#define SCSI_Out__DBP_raw__DM0 CYREG_PRT4_DM0\r
+#define SCSI_Out__DBP_raw__DM1 CYREG_PRT4_DM1\r
+#define SCSI_Out__DBP_raw__DM2 CYREG_PRT4_DM2\r
+#define SCSI_Out__DBP_raw__DR CYREG_PRT4_DR\r
+#define SCSI_Out__DBP_raw__INP_DIS CYREG_PRT4_INP_DIS\r
+#define SCSI_Out__DBP_raw__INTTYPE CYREG_PICU4_INTTYPE3\r
+#define SCSI_Out__DBP_raw__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
+#define SCSI_Out__DBP_raw__LCD_EN CYREG_PRT4_LCD_EN\r
+#define SCSI_Out__DBP_raw__MASK 0x08u\r
+#define SCSI_Out__DBP_raw__PC CYREG_PRT4_PC3\r
+#define SCSI_Out__DBP_raw__PORT 4u\r
+#define SCSI_Out__DBP_raw__PRT CYREG_PRT4_PRT\r
+#define SCSI_Out__DBP_raw__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
+#define SCSI_Out__DBP_raw__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
+#define SCSI_Out__DBP_raw__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
+#define SCSI_Out__DBP_raw__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
+#define SCSI_Out__DBP_raw__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
+#define SCSI_Out__DBP_raw__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
+#define SCSI_Out__DBP_raw__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
+#define SCSI_Out__DBP_raw__PS CYREG_PRT4_PS\r
+#define SCSI_Out__DBP_raw__SHIFT 3u\r
+#define SCSI_Out__DBP_raw__SLW CYREG_PRT4_SLW\r
+#define SCSI_Out__IO_raw__AG CYREG_PRT0_AG\r
+#define SCSI_Out__IO_raw__AMUX CYREG_PRT0_AMUX\r
+#define SCSI_Out__IO_raw__BIE CYREG_PRT0_BIE\r
+#define SCSI_Out__IO_raw__BIT_MASK CYREG_PRT0_BIT_MASK\r
+#define SCSI_Out__IO_raw__BYP CYREG_PRT0_BYP\r
+#define SCSI_Out__IO_raw__CTL CYREG_PRT0_CTL\r
+#define SCSI_Out__IO_raw__DM0 CYREG_PRT0_DM0\r
+#define SCSI_Out__IO_raw__DM1 CYREG_PRT0_DM1\r
+#define SCSI_Out__IO_raw__DM2 CYREG_PRT0_DM2\r
+#define SCSI_Out__IO_raw__DR CYREG_PRT0_DR\r
+#define SCSI_Out__IO_raw__INP_DIS CYREG_PRT0_INP_DIS\r
+#define SCSI_Out__IO_raw__INTTYPE CYREG_PICU0_INTTYPE0\r
+#define SCSI_Out__IO_raw__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
+#define SCSI_Out__IO_raw__LCD_EN CYREG_PRT0_LCD_EN\r
+#define SCSI_Out__IO_raw__MASK 0x01u\r
+#define SCSI_Out__IO_raw__PC CYREG_PRT0_PC0\r
+#define SCSI_Out__IO_raw__PORT 0u\r
+#define SCSI_Out__IO_raw__PRT CYREG_PRT0_PRT\r
+#define SCSI_Out__IO_raw__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
+#define SCSI_Out__IO_raw__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
+#define SCSI_Out__IO_raw__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
+#define SCSI_Out__IO_raw__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
+#define SCSI_Out__IO_raw__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
+#define SCSI_Out__IO_raw__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
+#define SCSI_Out__IO_raw__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
+#define SCSI_Out__IO_raw__PS CYREG_PRT0_PS\r
+#define SCSI_Out__IO_raw__SHIFT 0u\r
+#define SCSI_Out__IO_raw__SLW CYREG_PRT0_SLW\r
+#define SCSI_Out__MSG_raw__AG CYREG_PRT0_AG\r
+#define SCSI_Out__MSG_raw__AMUX CYREG_PRT0_AMUX\r
+#define SCSI_Out__MSG_raw__BIE CYREG_PRT0_BIE\r
+#define SCSI_Out__MSG_raw__BIT_MASK CYREG_PRT0_BIT_MASK\r
+#define SCSI_Out__MSG_raw__BYP CYREG_PRT0_BYP\r
+#define SCSI_Out__MSG_raw__CTL CYREG_PRT0_CTL\r
+#define SCSI_Out__MSG_raw__DM0 CYREG_PRT0_DM0\r
+#define SCSI_Out__MSG_raw__DM1 CYREG_PRT0_DM1\r
+#define SCSI_Out__MSG_raw__DM2 CYREG_PRT0_DM2\r
+#define SCSI_Out__MSG_raw__DR CYREG_PRT0_DR\r
+#define SCSI_Out__MSG_raw__INP_DIS CYREG_PRT0_INP_DIS\r
+#define SCSI_Out__MSG_raw__INTTYPE CYREG_PICU0_INTTYPE4\r
+#define SCSI_Out__MSG_raw__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
+#define SCSI_Out__MSG_raw__LCD_EN CYREG_PRT0_LCD_EN\r
+#define SCSI_Out__MSG_raw__MASK 0x10u\r
+#define SCSI_Out__MSG_raw__PC CYREG_PRT0_PC4\r
+#define SCSI_Out__MSG_raw__PORT 0u\r
+#define SCSI_Out__MSG_raw__PRT CYREG_PRT0_PRT\r
+#define SCSI_Out__MSG_raw__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
+#define SCSI_Out__MSG_raw__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
+#define SCSI_Out__MSG_raw__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
+#define SCSI_Out__MSG_raw__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
+#define SCSI_Out__MSG_raw__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
+#define SCSI_Out__MSG_raw__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
+#define SCSI_Out__MSG_raw__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
+#define SCSI_Out__MSG_raw__PS CYREG_PRT0_PS\r
+#define SCSI_Out__MSG_raw__SHIFT 4u\r
+#define SCSI_Out__MSG_raw__SLW CYREG_PRT0_SLW\r
+#define SCSI_Out__REQ__AG CYREG_PRT0_AG\r
+#define SCSI_Out__REQ__AMUX CYREG_PRT0_AMUX\r
+#define SCSI_Out__REQ__BIE CYREG_PRT0_BIE\r
+#define SCSI_Out__REQ__BIT_MASK CYREG_PRT0_BIT_MASK\r
+#define SCSI_Out__REQ__BYP CYREG_PRT0_BYP\r
+#define SCSI_Out__REQ__CTL CYREG_PRT0_CTL\r
+#define SCSI_Out__REQ__DM0 CYREG_PRT0_DM0\r
+#define SCSI_Out__REQ__DM1 CYREG_PRT0_DM1\r
+#define SCSI_Out__REQ__DM2 CYREG_PRT0_DM2\r
+#define SCSI_Out__REQ__DR CYREG_PRT0_DR\r
+#define SCSI_Out__REQ__INP_DIS CYREG_PRT0_INP_DIS\r
+#define SCSI_Out__REQ__INTTYPE CYREG_PICU0_INTTYPE1\r
+#define SCSI_Out__REQ__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
+#define SCSI_Out__REQ__LCD_EN CYREG_PRT0_LCD_EN\r
+#define SCSI_Out__REQ__MASK 0x02u\r
+#define SCSI_Out__REQ__PC CYREG_PRT0_PC1\r
+#define SCSI_Out__REQ__PORT 0u\r
+#define SCSI_Out__REQ__PRT CYREG_PRT0_PRT\r
+#define SCSI_Out__REQ__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
+#define SCSI_Out__REQ__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
+#define SCSI_Out__REQ__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
+#define SCSI_Out__REQ__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
+#define SCSI_Out__REQ__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
+#define SCSI_Out__REQ__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
+#define SCSI_Out__REQ__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
+#define SCSI_Out__REQ__PS CYREG_PRT0_PS\r
+#define SCSI_Out__REQ__SHIFT 1u\r
+#define SCSI_Out__REQ__SLW CYREG_PRT0_SLW\r
+#define SCSI_Out__RST__AG CYREG_PRT0_AG\r
+#define SCSI_Out__RST__AMUX CYREG_PRT0_AMUX\r
+#define SCSI_Out__RST__BIE CYREG_PRT0_BIE\r
+#define SCSI_Out__RST__BIT_MASK CYREG_PRT0_BIT_MASK\r
+#define SCSI_Out__RST__BYP CYREG_PRT0_BYP\r
+#define SCSI_Out__RST__CTL CYREG_PRT0_CTL\r
+#define SCSI_Out__RST__DM0 CYREG_PRT0_DM0\r
+#define SCSI_Out__RST__DM1 CYREG_PRT0_DM1\r
+#define SCSI_Out__RST__DM2 CYREG_PRT0_DM2\r
+#define SCSI_Out__RST__DR CYREG_PRT0_DR\r
+#define SCSI_Out__RST__INP_DIS CYREG_PRT0_INP_DIS\r
+#define SCSI_Out__RST__INTTYPE CYREG_PICU0_INTTYPE5\r
+#define SCSI_Out__RST__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
+#define SCSI_Out__RST__LCD_EN CYREG_PRT0_LCD_EN\r
+#define SCSI_Out__RST__MASK 0x20u\r
+#define SCSI_Out__RST__PC CYREG_PRT0_PC5\r
+#define SCSI_Out__RST__PORT 0u\r
+#define SCSI_Out__RST__PRT CYREG_PRT0_PRT\r
+#define SCSI_Out__RST__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
+#define SCSI_Out__RST__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
+#define SCSI_Out__RST__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
+#define SCSI_Out__RST__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
+#define SCSI_Out__RST__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
+#define SCSI_Out__RST__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
+#define SCSI_Out__RST__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
+#define SCSI_Out__RST__PS CYREG_PRT0_PS\r
+#define SCSI_Out__RST__SHIFT 5u\r
+#define SCSI_Out__RST__SLW CYREG_PRT0_SLW\r
+#define SCSI_Out__SEL__AG CYREG_PRT0_AG\r
+#define SCSI_Out__SEL__AMUX CYREG_PRT0_AMUX\r
+#define SCSI_Out__SEL__BIE CYREG_PRT0_BIE\r
+#define SCSI_Out__SEL__BIT_MASK CYREG_PRT0_BIT_MASK\r
+#define SCSI_Out__SEL__BYP CYREG_PRT0_BYP\r
+#define SCSI_Out__SEL__CTL CYREG_PRT0_CTL\r
+#define SCSI_Out__SEL__DM0 CYREG_PRT0_DM0\r
+#define SCSI_Out__SEL__DM1 CYREG_PRT0_DM1\r
+#define SCSI_Out__SEL__DM2 CYREG_PRT0_DM2\r
+#define SCSI_Out__SEL__DR CYREG_PRT0_DR\r
+#define SCSI_Out__SEL__INP_DIS CYREG_PRT0_INP_DIS\r
+#define SCSI_Out__SEL__INTTYPE CYREG_PICU0_INTTYPE3\r
+#define SCSI_Out__SEL__LCD_COM_SEG CYREG_PRT0_LCD_COM_SEG\r
+#define SCSI_Out__SEL__LCD_EN CYREG_PRT0_LCD_EN\r
+#define SCSI_Out__SEL__MASK 0x08u\r
+#define SCSI_Out__SEL__PC CYREG_PRT0_PC3\r
+#define SCSI_Out__SEL__PORT 0u\r
+#define SCSI_Out__SEL__PRT CYREG_PRT0_PRT\r
+#define SCSI_Out__SEL__PRTDSI__CAPS_SEL CYREG_PRT0_CAPS_SEL\r
+#define SCSI_Out__SEL__PRTDSI__DBL_SYNC_IN CYREG_PRT0_DBL_SYNC_IN\r
+#define SCSI_Out__SEL__PRTDSI__OE_SEL0 CYREG_PRT0_OE_SEL0\r
+#define SCSI_Out__SEL__PRTDSI__OE_SEL1 CYREG_PRT0_OE_SEL1\r
+#define SCSI_Out__SEL__PRTDSI__OUT_SEL0 CYREG_PRT0_OUT_SEL0\r
+#define SCSI_Out__SEL__PRTDSI__OUT_SEL1 CYREG_PRT0_OUT_SEL1\r
+#define SCSI_Out__SEL__PRTDSI__SYNC_OUT CYREG_PRT0_SYNC_OUT\r
+#define SCSI_Out__SEL__PS CYREG_PRT0_PS\r
+#define SCSI_Out__SEL__SHIFT 3u\r
+#define SCSI_Out__SEL__SLW CYREG_PRT0_SLW\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__0__MASK 0x01u\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__0__POS 0\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__1__MASK 0x02u\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__1__POS 1\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_CONTROL_AUX_CTL_REG CYREG_B1_UDB08_09_ACTL\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_CONTROL_CONTROL_REG CYREG_B1_UDB08_09_CTL\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_CONTROL_COUNT_REG CYREG_B1_UDB08_09_CTL\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_COUNT_CONTROL_REG CYREG_B1_UDB08_09_CTL\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_COUNT_COUNT_REG CYREG_B1_UDB08_09_CTL\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_MASK_MASK_REG CYREG_B1_UDB08_09_MSK\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_MASK_PERIOD_REG CYREG_B1_UDB08_09_MSK\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_PERIOD_MASK_REG CYREG_B1_UDB08_09_MSK\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__16BIT_PERIOD_PERIOD_REG CYREG_B1_UDB08_09_MSK\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__2__MASK 0x04u\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__2__POS 2\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__3__MASK 0x08u\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__3__POS 3\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__4__MASK 0x10u\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__4__POS 4\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__5__MASK 0x20u\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__5__POS 5\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__6__MASK 0x40u\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__6__POS 6\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__7__MASK 0x80u\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__7__POS 7\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__CONTROL_AUX_CTL_REG CYREG_B1_UDB08_ACTL\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__CONTROL_REG CYREG_B1_UDB08_CTL\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__CONTROL_ST_REG CYREG_B1_UDB08_ST_CTL\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__COUNT_REG CYREG_B1_UDB08_CTL\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__COUNT_ST_REG CYREG_B1_UDB08_ST_CTL\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__MASK 0xFFu\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__MASK_CTL_AUX_CTL_REG CYREG_B1_UDB08_MSK_ACTL\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__PER_CTL_AUX_CTL_REG CYREG_B1_UDB08_MSK_ACTL\r
+#define SCSI_Out_Bits_Sync_ctrl_reg__PERIOD_REG CYREG_B1_UDB08_MSK\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__0__MASK 0x01u\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__0__POS 0\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_CONTROL_AUX_CTL_REG CYREG_B0_UDB08_09_ACTL\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_CONTROL_CONTROL_REG CYREG_B0_UDB08_09_CTL\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_CONTROL_COUNT_REG CYREG_B0_UDB08_09_CTL\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_COUNT_CONTROL_REG CYREG_B0_UDB08_09_CTL\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_COUNT_COUNT_REG CYREG_B0_UDB08_09_CTL\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_MASK_MASK_REG CYREG_B0_UDB08_09_MSK\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_MASK_PERIOD_REG CYREG_B0_UDB08_09_MSK\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_PERIOD_MASK_REG CYREG_B0_UDB08_09_MSK\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__16BIT_PERIOD_PERIOD_REG CYREG_B0_UDB08_09_MSK\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__CONTROL_AUX_CTL_REG CYREG_B0_UDB08_ACTL\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__CONTROL_REG CYREG_B0_UDB08_CTL\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__CONTROL_ST_REG CYREG_B0_UDB08_ST_CTL\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__COUNT_REG CYREG_B0_UDB08_CTL\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__COUNT_ST_REG CYREG_B0_UDB08_ST_CTL\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__MASK 0x01u\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__MASK_CTL_AUX_CTL_REG CYREG_B0_UDB08_MSK_ACTL\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__PER_CTL_AUX_CTL_REG CYREG_B0_UDB08_MSK_ACTL\r
+#define SCSI_Out_Ctl_Sync_ctrl_reg__PERIOD_REG CYREG_B0_UDB08_MSK\r
+#define SCSI_Out_DBx__0__AG CYREG_PRT6_AG\r
+#define SCSI_Out_DBx__0__AMUX CYREG_PRT6_AMUX\r
+#define SCSI_Out_DBx__0__BIE CYREG_PRT6_BIE\r
+#define SCSI_Out_DBx__0__BIT_MASK CYREG_PRT6_BIT_MASK\r
+#define SCSI_Out_DBx__0__BYP CYREG_PRT6_BYP\r
+#define SCSI_Out_DBx__0__CTL CYREG_PRT6_CTL\r
+#define SCSI_Out_DBx__0__DM0 CYREG_PRT6_DM0\r
+#define SCSI_Out_DBx__0__DM1 CYREG_PRT6_DM1\r
+#define SCSI_Out_DBx__0__DM2 CYREG_PRT6_DM2\r
+#define SCSI_Out_DBx__0__DR CYREG_PRT6_DR\r
+#define SCSI_Out_DBx__0__INP_DIS CYREG_PRT6_INP_DIS\r
+#define SCSI_Out_DBx__0__INTTYPE CYREG_PICU6_INTTYPE3\r
+#define SCSI_Out_DBx__0__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
+#define SCSI_Out_DBx__0__LCD_EN CYREG_PRT6_LCD_EN\r
+#define SCSI_Out_DBx__0__MASK 0x08u\r
+#define SCSI_Out_DBx__0__PC CYREG_PRT6_PC3\r
+#define SCSI_Out_DBx__0__PORT 6u\r
+#define SCSI_Out_DBx__0__PRT CYREG_PRT6_PRT\r
+#define SCSI_Out_DBx__0__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
+#define SCSI_Out_DBx__0__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
+#define SCSI_Out_DBx__0__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
+#define SCSI_Out_DBx__0__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
+#define SCSI_Out_DBx__0__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
+#define SCSI_Out_DBx__0__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
+#define SCSI_Out_DBx__0__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
+#define SCSI_Out_DBx__0__PS CYREG_PRT6_PS\r
+#define SCSI_Out_DBx__0__SHIFT 3u\r
+#define SCSI_Out_DBx__0__SLW CYREG_PRT6_SLW\r
+#define SCSI_Out_DBx__1__AG CYREG_PRT6_AG\r
+#define SCSI_Out_DBx__1__AMUX CYREG_PRT6_AMUX\r
+#define SCSI_Out_DBx__1__BIE CYREG_PRT6_BIE\r
+#define SCSI_Out_DBx__1__BIT_MASK CYREG_PRT6_BIT_MASK\r
+#define SCSI_Out_DBx__1__BYP CYREG_PRT6_BYP\r
+#define SCSI_Out_DBx__1__CTL CYREG_PRT6_CTL\r
+#define SCSI_Out_DBx__1__DM0 CYREG_PRT6_DM0\r
+#define SCSI_Out_DBx__1__DM1 CYREG_PRT6_DM1\r
+#define SCSI_Out_DBx__1__DM2 CYREG_PRT6_DM2\r
+#define SCSI_Out_DBx__1__DR CYREG_PRT6_DR\r
+#define SCSI_Out_DBx__1__INP_DIS CYREG_PRT6_INP_DIS\r
+#define SCSI_Out_DBx__1__INTTYPE CYREG_PICU6_INTTYPE2\r
+#define SCSI_Out_DBx__1__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
+#define SCSI_Out_DBx__1__LCD_EN CYREG_PRT6_LCD_EN\r
+#define SCSI_Out_DBx__1__MASK 0x04u\r
+#define SCSI_Out_DBx__1__PC CYREG_PRT6_PC2\r
+#define SCSI_Out_DBx__1__PORT 6u\r
+#define SCSI_Out_DBx__1__PRT CYREG_PRT6_PRT\r
+#define SCSI_Out_DBx__1__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
+#define SCSI_Out_DBx__1__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
+#define SCSI_Out_DBx__1__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
+#define SCSI_Out_DBx__1__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
+#define SCSI_Out_DBx__1__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
+#define SCSI_Out_DBx__1__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
+#define SCSI_Out_DBx__1__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
+#define SCSI_Out_DBx__1__PS CYREG_PRT6_PS\r
+#define SCSI_Out_DBx__1__SHIFT 2u\r
+#define SCSI_Out_DBx__1__SLW CYREG_PRT6_SLW\r
+#define SCSI_Out_DBx__2__AG CYREG_PRT6_AG\r
+#define SCSI_Out_DBx__2__AMUX CYREG_PRT6_AMUX\r
+#define SCSI_Out_DBx__2__BIE CYREG_PRT6_BIE\r
+#define SCSI_Out_DBx__2__BIT_MASK CYREG_PRT6_BIT_MASK\r
+#define SCSI_Out_DBx__2__BYP CYREG_PRT6_BYP\r
+#define SCSI_Out_DBx__2__CTL CYREG_PRT6_CTL\r
+#define SCSI_Out_DBx__2__DM0 CYREG_PRT6_DM0\r
+#define SCSI_Out_DBx__2__DM1 CYREG_PRT6_DM1\r
+#define SCSI_Out_DBx__2__DM2 CYREG_PRT6_DM2\r
+#define SCSI_Out_DBx__2__DR CYREG_PRT6_DR\r
+#define SCSI_Out_DBx__2__INP_DIS CYREG_PRT6_INP_DIS\r
+#define SCSI_Out_DBx__2__INTTYPE CYREG_PICU6_INTTYPE1\r
+#define SCSI_Out_DBx__2__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
+#define SCSI_Out_DBx__2__LCD_EN CYREG_PRT6_LCD_EN\r
+#define SCSI_Out_DBx__2__MASK 0x02u\r
+#define SCSI_Out_DBx__2__PC CYREG_PRT6_PC1\r
+#define SCSI_Out_DBx__2__PORT 6u\r
+#define SCSI_Out_DBx__2__PRT CYREG_PRT6_PRT\r
+#define SCSI_Out_DBx__2__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
+#define SCSI_Out_DBx__2__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
+#define SCSI_Out_DBx__2__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
+#define SCSI_Out_DBx__2__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
+#define SCSI_Out_DBx__2__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
+#define SCSI_Out_DBx__2__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
+#define SCSI_Out_DBx__2__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
+#define SCSI_Out_DBx__2__PS CYREG_PRT6_PS\r
+#define SCSI_Out_DBx__2__SHIFT 1u\r
+#define SCSI_Out_DBx__2__SLW CYREG_PRT6_SLW\r
+#define SCSI_Out_DBx__3__AG CYREG_PRT6_AG\r
+#define SCSI_Out_DBx__3__AMUX CYREG_PRT6_AMUX\r
+#define SCSI_Out_DBx__3__BIE CYREG_PRT6_BIE\r
+#define SCSI_Out_DBx__3__BIT_MASK CYREG_PRT6_BIT_MASK\r
+#define SCSI_Out_DBx__3__BYP CYREG_PRT6_BYP\r
+#define SCSI_Out_DBx__3__CTL CYREG_PRT6_CTL\r
+#define SCSI_Out_DBx__3__DM0 CYREG_PRT6_DM0\r
+#define SCSI_Out_DBx__3__DM1 CYREG_PRT6_DM1\r
+#define SCSI_Out_DBx__3__DM2 CYREG_PRT6_DM2\r
+#define SCSI_Out_DBx__3__DR CYREG_PRT6_DR\r
+#define SCSI_Out_DBx__3__INP_DIS CYREG_PRT6_INP_DIS\r
+#define SCSI_Out_DBx__3__INTTYPE CYREG_PICU6_INTTYPE0\r
+#define SCSI_Out_DBx__3__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
+#define SCSI_Out_DBx__3__LCD_EN CYREG_PRT6_LCD_EN\r
+#define SCSI_Out_DBx__3__MASK 0x01u\r
+#define SCSI_Out_DBx__3__PC CYREG_PRT6_PC0\r
+#define SCSI_Out_DBx__3__PORT 6u\r
+#define SCSI_Out_DBx__3__PRT CYREG_PRT6_PRT\r
+#define SCSI_Out_DBx__3__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
+#define SCSI_Out_DBx__3__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
+#define SCSI_Out_DBx__3__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
+#define SCSI_Out_DBx__3__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
+#define SCSI_Out_DBx__3__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
+#define SCSI_Out_DBx__3__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
+#define SCSI_Out_DBx__3__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
+#define SCSI_Out_DBx__3__PS CYREG_PRT6_PS\r
+#define SCSI_Out_DBx__3__SHIFT 0u\r
+#define SCSI_Out_DBx__3__SLW CYREG_PRT6_SLW\r
+#define SCSI_Out_DBx__4__AG CYREG_PRT4_AG\r
+#define SCSI_Out_DBx__4__AMUX CYREG_PRT4_AMUX\r
+#define SCSI_Out_DBx__4__BIE CYREG_PRT4_BIE\r
+#define SCSI_Out_DBx__4__BIT_MASK CYREG_PRT4_BIT_MASK\r
+#define SCSI_Out_DBx__4__BYP CYREG_PRT4_BYP\r
+#define SCSI_Out_DBx__4__CTL CYREG_PRT4_CTL\r
+#define SCSI_Out_DBx__4__DM0 CYREG_PRT4_DM0\r
+#define SCSI_Out_DBx__4__DM1 CYREG_PRT4_DM1\r
+#define SCSI_Out_DBx__4__DM2 CYREG_PRT4_DM2\r
+#define SCSI_Out_DBx__4__DR CYREG_PRT4_DR\r
+#define SCSI_Out_DBx__4__INP_DIS CYREG_PRT4_INP_DIS\r
+#define SCSI_Out_DBx__4__INTTYPE CYREG_PICU4_INTTYPE7\r
+#define SCSI_Out_DBx__4__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
+#define SCSI_Out_DBx__4__LCD_EN CYREG_PRT4_LCD_EN\r
+#define SCSI_Out_DBx__4__MASK 0x80u\r
+#define SCSI_Out_DBx__4__PC CYREG_PRT4_PC7\r
+#define SCSI_Out_DBx__4__PORT 4u\r
+#define SCSI_Out_DBx__4__PRT CYREG_PRT4_PRT\r
+#define SCSI_Out_DBx__4__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
+#define SCSI_Out_DBx__4__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
+#define SCSI_Out_DBx__4__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
+#define SCSI_Out_DBx__4__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
+#define SCSI_Out_DBx__4__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
+#define SCSI_Out_DBx__4__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
+#define SCSI_Out_DBx__4__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
+#define SCSI_Out_DBx__4__PS CYREG_PRT4_PS\r
+#define SCSI_Out_DBx__4__SHIFT 7u\r
+#define SCSI_Out_DBx__4__SLW CYREG_PRT4_SLW\r
+#define SCSI_Out_DBx__5__AG CYREG_PRT4_AG\r
+#define SCSI_Out_DBx__5__AMUX CYREG_PRT4_AMUX\r
+#define SCSI_Out_DBx__5__BIE CYREG_PRT4_BIE\r
+#define SCSI_Out_DBx__5__BIT_MASK CYREG_PRT4_BIT_MASK\r
+#define SCSI_Out_DBx__5__BYP CYREG_PRT4_BYP\r
+#define SCSI_Out_DBx__5__CTL CYREG_PRT4_CTL\r
+#define SCSI_Out_DBx__5__DM0 CYREG_PRT4_DM0\r
+#define SCSI_Out_DBx__5__DM1 CYREG_PRT4_DM1\r
+#define SCSI_Out_DBx__5__DM2 CYREG_PRT4_DM2\r
+#define SCSI_Out_DBx__5__DR CYREG_PRT4_DR\r
+#define SCSI_Out_DBx__5__INP_DIS CYREG_PRT4_INP_DIS\r
+#define SCSI_Out_DBx__5__INTTYPE CYREG_PICU4_INTTYPE6\r
+#define SCSI_Out_DBx__5__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
+#define SCSI_Out_DBx__5__LCD_EN CYREG_PRT4_LCD_EN\r
+#define SCSI_Out_DBx__5__MASK 0x40u\r
+#define SCSI_Out_DBx__5__PC CYREG_PRT4_PC6\r
+#define SCSI_Out_DBx__5__PORT 4u\r
+#define SCSI_Out_DBx__5__PRT CYREG_PRT4_PRT\r
+#define SCSI_Out_DBx__5__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
+#define SCSI_Out_DBx__5__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
+#define SCSI_Out_DBx__5__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
+#define SCSI_Out_DBx__5__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
+#define SCSI_Out_DBx__5__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
+#define SCSI_Out_DBx__5__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
+#define SCSI_Out_DBx__5__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
+#define SCSI_Out_DBx__5__PS CYREG_PRT4_PS\r
+#define SCSI_Out_DBx__5__SHIFT 6u\r
+#define SCSI_Out_DBx__5__SLW CYREG_PRT4_SLW\r
+#define SCSI_Out_DBx__6__AG CYREG_PRT4_AG\r
+#define SCSI_Out_DBx__6__AMUX CYREG_PRT4_AMUX\r
+#define SCSI_Out_DBx__6__BIE CYREG_PRT4_BIE\r
+#define SCSI_Out_DBx__6__BIT_MASK CYREG_PRT4_BIT_MASK\r
+#define SCSI_Out_DBx__6__BYP CYREG_PRT4_BYP\r
+#define SCSI_Out_DBx__6__CTL CYREG_PRT4_CTL\r
+#define SCSI_Out_DBx__6__DM0 CYREG_PRT4_DM0\r
+#define SCSI_Out_DBx__6__DM1 CYREG_PRT4_DM1\r
+#define SCSI_Out_DBx__6__DM2 CYREG_PRT4_DM2\r
+#define SCSI_Out_DBx__6__DR CYREG_PRT4_DR\r
+#define SCSI_Out_DBx__6__INP_DIS CYREG_PRT4_INP_DIS\r
+#define SCSI_Out_DBx__6__INTTYPE CYREG_PICU4_INTTYPE5\r
+#define SCSI_Out_DBx__6__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
+#define SCSI_Out_DBx__6__LCD_EN CYREG_PRT4_LCD_EN\r
+#define SCSI_Out_DBx__6__MASK 0x20u\r
+#define SCSI_Out_DBx__6__PC CYREG_PRT4_PC5\r
+#define SCSI_Out_DBx__6__PORT 4u\r
+#define SCSI_Out_DBx__6__PRT CYREG_PRT4_PRT\r
+#define SCSI_Out_DBx__6__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
+#define SCSI_Out_DBx__6__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
+#define SCSI_Out_DBx__6__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
+#define SCSI_Out_DBx__6__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
+#define SCSI_Out_DBx__6__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
+#define SCSI_Out_DBx__6__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
+#define SCSI_Out_DBx__6__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
+#define SCSI_Out_DBx__6__PS CYREG_PRT4_PS\r
+#define SCSI_Out_DBx__6__SHIFT 5u\r
+#define SCSI_Out_DBx__6__SLW CYREG_PRT4_SLW\r
+#define SCSI_Out_DBx__7__AG CYREG_PRT4_AG\r
+#define SCSI_Out_DBx__7__AMUX CYREG_PRT4_AMUX\r
+#define SCSI_Out_DBx__7__BIE CYREG_PRT4_BIE\r
+#define SCSI_Out_DBx__7__BIT_MASK CYREG_PRT4_BIT_MASK\r
+#define SCSI_Out_DBx__7__BYP CYREG_PRT4_BYP\r
+#define SCSI_Out_DBx__7__CTL CYREG_PRT4_CTL\r
+#define SCSI_Out_DBx__7__DM0 CYREG_PRT4_DM0\r
+#define SCSI_Out_DBx__7__DM1 CYREG_PRT4_DM1\r
+#define SCSI_Out_DBx__7__DM2 CYREG_PRT4_DM2\r
+#define SCSI_Out_DBx__7__DR CYREG_PRT4_DR\r
+#define SCSI_Out_DBx__7__INP_DIS CYREG_PRT4_INP_DIS\r
+#define SCSI_Out_DBx__7__INTTYPE CYREG_PICU4_INTTYPE4\r
+#define SCSI_Out_DBx__7__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
+#define SCSI_Out_DBx__7__LCD_EN CYREG_PRT4_LCD_EN\r
+#define SCSI_Out_DBx__7__MASK 0x10u\r
+#define SCSI_Out_DBx__7__PC CYREG_PRT4_PC4\r
+#define SCSI_Out_DBx__7__PORT 4u\r
+#define SCSI_Out_DBx__7__PRT CYREG_PRT4_PRT\r
+#define SCSI_Out_DBx__7__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
+#define SCSI_Out_DBx__7__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
+#define SCSI_Out_DBx__7__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
+#define SCSI_Out_DBx__7__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
+#define SCSI_Out_DBx__7__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
+#define SCSI_Out_DBx__7__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
+#define SCSI_Out_DBx__7__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
+#define SCSI_Out_DBx__7__PS CYREG_PRT4_PS\r
+#define SCSI_Out_DBx__7__SHIFT 4u\r
+#define SCSI_Out_DBx__7__SLW CYREG_PRT4_SLW\r
+#define SCSI_Out_DBx__DB0__AG CYREG_PRT6_AG\r
+#define SCSI_Out_DBx__DB0__AMUX CYREG_PRT6_AMUX\r
+#define SCSI_Out_DBx__DB0__BIE CYREG_PRT6_BIE\r
+#define SCSI_Out_DBx__DB0__BIT_MASK CYREG_PRT6_BIT_MASK\r
+#define SCSI_Out_DBx__DB0__BYP CYREG_PRT6_BYP\r
+#define SCSI_Out_DBx__DB0__CTL CYREG_PRT6_CTL\r
+#define SCSI_Out_DBx__DB0__DM0 CYREG_PRT6_DM0\r
+#define SCSI_Out_DBx__DB0__DM1 CYREG_PRT6_DM1\r
+#define SCSI_Out_DBx__DB0__DM2 CYREG_PRT6_DM2\r
+#define SCSI_Out_DBx__DB0__DR CYREG_PRT6_DR\r
+#define SCSI_Out_DBx__DB0__INP_DIS CYREG_PRT6_INP_DIS\r
+#define SCSI_Out_DBx__DB0__INTTYPE CYREG_PICU6_INTTYPE3\r
+#define SCSI_Out_DBx__DB0__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
+#define SCSI_Out_DBx__DB0__LCD_EN CYREG_PRT6_LCD_EN\r
+#define SCSI_Out_DBx__DB0__MASK 0x08u\r
+#define SCSI_Out_DBx__DB0__PC CYREG_PRT6_PC3\r
+#define SCSI_Out_DBx__DB0__PORT 6u\r
+#define SCSI_Out_DBx__DB0__PRT CYREG_PRT6_PRT\r
+#define SCSI_Out_DBx__DB0__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
+#define SCSI_Out_DBx__DB0__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
+#define SCSI_Out_DBx__DB0__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
+#define SCSI_Out_DBx__DB0__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
+#define SCSI_Out_DBx__DB0__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
+#define SCSI_Out_DBx__DB0__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
+#define SCSI_Out_DBx__DB0__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
+#define SCSI_Out_DBx__DB0__PS CYREG_PRT6_PS\r
+#define SCSI_Out_DBx__DB0__SHIFT 3u\r
+#define SCSI_Out_DBx__DB0__SLW CYREG_PRT6_SLW\r
+#define SCSI_Out_DBx__DB1__AG CYREG_PRT6_AG\r
+#define SCSI_Out_DBx__DB1__AMUX CYREG_PRT6_AMUX\r
+#define SCSI_Out_DBx__DB1__BIE CYREG_PRT6_BIE\r
+#define SCSI_Out_DBx__DB1__BIT_MASK CYREG_PRT6_BIT_MASK\r
+#define SCSI_Out_DBx__DB1__BYP CYREG_PRT6_BYP\r
+#define SCSI_Out_DBx__DB1__CTL CYREG_PRT6_CTL\r
+#define SCSI_Out_DBx__DB1__DM0 CYREG_PRT6_DM0\r
+#define SCSI_Out_DBx__DB1__DM1 CYREG_PRT6_DM1\r
+#define SCSI_Out_DBx__DB1__DM2 CYREG_PRT6_DM2\r
+#define SCSI_Out_DBx__DB1__DR CYREG_PRT6_DR\r
+#define SCSI_Out_DBx__DB1__INP_DIS CYREG_PRT6_INP_DIS\r
+#define SCSI_Out_DBx__DB1__INTTYPE CYREG_PICU6_INTTYPE2\r
+#define SCSI_Out_DBx__DB1__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
+#define SCSI_Out_DBx__DB1__LCD_EN CYREG_PRT6_LCD_EN\r
+#define SCSI_Out_DBx__DB1__MASK 0x04u\r
+#define SCSI_Out_DBx__DB1__PC CYREG_PRT6_PC2\r
+#define SCSI_Out_DBx__DB1__PORT 6u\r
+#define SCSI_Out_DBx__DB1__PRT CYREG_PRT6_PRT\r
+#define SCSI_Out_DBx__DB1__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
+#define SCSI_Out_DBx__DB1__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
+#define SCSI_Out_DBx__DB1__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
+#define SCSI_Out_DBx__DB1__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
+#define SCSI_Out_DBx__DB1__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
+#define SCSI_Out_DBx__DB1__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
+#define SCSI_Out_DBx__DB1__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
+#define SCSI_Out_DBx__DB1__PS CYREG_PRT6_PS\r
+#define SCSI_Out_DBx__DB1__SHIFT 2u\r
+#define SCSI_Out_DBx__DB1__SLW CYREG_PRT6_SLW\r
+#define SCSI_Out_DBx__DB2__AG CYREG_PRT6_AG\r
+#define SCSI_Out_DBx__DB2__AMUX CYREG_PRT6_AMUX\r
+#define SCSI_Out_DBx__DB2__BIE CYREG_PRT6_BIE\r
+#define SCSI_Out_DBx__DB2__BIT_MASK CYREG_PRT6_BIT_MASK\r
+#define SCSI_Out_DBx__DB2__BYP CYREG_PRT6_BYP\r
+#define SCSI_Out_DBx__DB2__CTL CYREG_PRT6_CTL\r
+#define SCSI_Out_DBx__DB2__DM0 CYREG_PRT6_DM0\r
+#define SCSI_Out_DBx__DB2__DM1 CYREG_PRT6_DM1\r
+#define SCSI_Out_DBx__DB2__DM2 CYREG_PRT6_DM2\r
+#define SCSI_Out_DBx__DB2__DR CYREG_PRT6_DR\r
+#define SCSI_Out_DBx__DB2__INP_DIS CYREG_PRT6_INP_DIS\r
+#define SCSI_Out_DBx__DB2__INTTYPE CYREG_PICU6_INTTYPE1\r
+#define SCSI_Out_DBx__DB2__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
+#define SCSI_Out_DBx__DB2__LCD_EN CYREG_PRT6_LCD_EN\r
+#define SCSI_Out_DBx__DB2__MASK 0x02u\r
+#define SCSI_Out_DBx__DB2__PC CYREG_PRT6_PC1\r
+#define SCSI_Out_DBx__DB2__PORT 6u\r
+#define SCSI_Out_DBx__DB2__PRT CYREG_PRT6_PRT\r
+#define SCSI_Out_DBx__DB2__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
+#define SCSI_Out_DBx__DB2__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
+#define SCSI_Out_DBx__DB2__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
+#define SCSI_Out_DBx__DB2__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
+#define SCSI_Out_DBx__DB2__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
+#define SCSI_Out_DBx__DB2__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
+#define SCSI_Out_DBx__DB2__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
+#define SCSI_Out_DBx__DB2__PS CYREG_PRT6_PS\r
+#define SCSI_Out_DBx__DB2__SHIFT 1u\r
+#define SCSI_Out_DBx__DB2__SLW CYREG_PRT6_SLW\r
+#define SCSI_Out_DBx__DB3__AG CYREG_PRT6_AG\r
+#define SCSI_Out_DBx__DB3__AMUX CYREG_PRT6_AMUX\r
+#define SCSI_Out_DBx__DB3__BIE CYREG_PRT6_BIE\r
+#define SCSI_Out_DBx__DB3__BIT_MASK CYREG_PRT6_BIT_MASK\r
+#define SCSI_Out_DBx__DB3__BYP CYREG_PRT6_BYP\r
+#define SCSI_Out_DBx__DB3__CTL CYREG_PRT6_CTL\r
+#define SCSI_Out_DBx__DB3__DM0 CYREG_PRT6_DM0\r
+#define SCSI_Out_DBx__DB3__DM1 CYREG_PRT6_DM1\r
+#define SCSI_Out_DBx__DB3__DM2 CYREG_PRT6_DM2\r
+#define SCSI_Out_DBx__DB3__DR CYREG_PRT6_DR\r
+#define SCSI_Out_DBx__DB3__INP_DIS CYREG_PRT6_INP_DIS\r
+#define SCSI_Out_DBx__DB3__INTTYPE CYREG_PICU6_INTTYPE0\r
+#define SCSI_Out_DBx__DB3__LCD_COM_SEG CYREG_PRT6_LCD_COM_SEG\r
+#define SCSI_Out_DBx__DB3__LCD_EN CYREG_PRT6_LCD_EN\r
+#define SCSI_Out_DBx__DB3__MASK 0x01u\r
+#define SCSI_Out_DBx__DB3__PC CYREG_PRT6_PC0\r
+#define SCSI_Out_DBx__DB3__PORT 6u\r
+#define SCSI_Out_DBx__DB3__PRT CYREG_PRT6_PRT\r
+#define SCSI_Out_DBx__DB3__PRTDSI__CAPS_SEL CYREG_PRT6_CAPS_SEL\r
+#define SCSI_Out_DBx__DB3__PRTDSI__DBL_SYNC_IN CYREG_PRT6_DBL_SYNC_IN\r
+#define SCSI_Out_DBx__DB3__PRTDSI__OE_SEL0 CYREG_PRT6_OE_SEL0\r
+#define SCSI_Out_DBx__DB3__PRTDSI__OE_SEL1 CYREG_PRT6_OE_SEL1\r
+#define SCSI_Out_DBx__DB3__PRTDSI__OUT_SEL0 CYREG_PRT6_OUT_SEL0\r
+#define SCSI_Out_DBx__DB3__PRTDSI__OUT_SEL1 CYREG_PRT6_OUT_SEL1\r
+#define SCSI_Out_DBx__DB3__PRTDSI__SYNC_OUT CYREG_PRT6_SYNC_OUT\r
+#define SCSI_Out_DBx__DB3__PS CYREG_PRT6_PS\r
+#define SCSI_Out_DBx__DB3__SHIFT 0u\r
+#define SCSI_Out_DBx__DB3__SLW CYREG_PRT6_SLW\r
+#define SCSI_Out_DBx__DB4__AG CYREG_PRT4_AG\r
+#define SCSI_Out_DBx__DB4__AMUX CYREG_PRT4_AMUX\r
+#define SCSI_Out_DBx__DB4__BIE CYREG_PRT4_BIE\r
+#define SCSI_Out_DBx__DB4__BIT_MASK CYREG_PRT4_BIT_MASK\r
+#define SCSI_Out_DBx__DB4__BYP CYREG_PRT4_BYP\r
+#define SCSI_Out_DBx__DB4__CTL CYREG_PRT4_CTL\r
+#define SCSI_Out_DBx__DB4__DM0 CYREG_PRT4_DM0\r
+#define SCSI_Out_DBx__DB4__DM1 CYREG_PRT4_DM1\r
+#define SCSI_Out_DBx__DB4__DM2 CYREG_PRT4_DM2\r
+#define SCSI_Out_DBx__DB4__DR CYREG_PRT4_DR\r
+#define SCSI_Out_DBx__DB4__INP_DIS CYREG_PRT4_INP_DIS\r
+#define SCSI_Out_DBx__DB4__INTTYPE CYREG_PICU4_INTTYPE7\r
+#define SCSI_Out_DBx__DB4__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
+#define SCSI_Out_DBx__DB4__LCD_EN CYREG_PRT4_LCD_EN\r
+#define SCSI_Out_DBx__DB4__MASK 0x80u\r
+#define SCSI_Out_DBx__DB4__PC CYREG_PRT4_PC7\r
+#define SCSI_Out_DBx__DB4__PORT 4u\r
+#define SCSI_Out_DBx__DB4__PRT CYREG_PRT4_PRT\r
+#define SCSI_Out_DBx__DB4__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
+#define SCSI_Out_DBx__DB4__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
+#define SCSI_Out_DBx__DB4__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
+#define SCSI_Out_DBx__DB4__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
+#define SCSI_Out_DBx__DB4__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
+#define SCSI_Out_DBx__DB4__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
+#define SCSI_Out_DBx__DB4__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
+#define SCSI_Out_DBx__DB4__PS CYREG_PRT4_PS\r
+#define SCSI_Out_DBx__DB4__SHIFT 7u\r
+#define SCSI_Out_DBx__DB4__SLW CYREG_PRT4_SLW\r
+#define SCSI_Out_DBx__DB5__AG CYREG_PRT4_AG\r
+#define SCSI_Out_DBx__DB5__AMUX CYREG_PRT4_AMUX\r
+#define SCSI_Out_DBx__DB5__BIE CYREG_PRT4_BIE\r
+#define SCSI_Out_DBx__DB5__BIT_MASK CYREG_PRT4_BIT_MASK\r
+#define SCSI_Out_DBx__DB5__BYP CYREG_PRT4_BYP\r
+#define SCSI_Out_DBx__DB5__CTL CYREG_PRT4_CTL\r
+#define SCSI_Out_DBx__DB5__DM0 CYREG_PRT4_DM0\r
+#define SCSI_Out_DBx__DB5__DM1 CYREG_PRT4_DM1\r
+#define SCSI_Out_DBx__DB5__DM2 CYREG_PRT4_DM2\r
+#define SCSI_Out_DBx__DB5__DR CYREG_PRT4_DR\r
+#define SCSI_Out_DBx__DB5__INP_DIS CYREG_PRT4_INP_DIS\r
+#define SCSI_Out_DBx__DB5__INTTYPE CYREG_PICU4_INTTYPE6\r
+#define SCSI_Out_DBx__DB5__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
+#define SCSI_Out_DBx__DB5__LCD_EN CYREG_PRT4_LCD_EN\r
+#define SCSI_Out_DBx__DB5__MASK 0x40u\r
+#define SCSI_Out_DBx__DB5__PC CYREG_PRT4_PC6\r
+#define SCSI_Out_DBx__DB5__PORT 4u\r
+#define SCSI_Out_DBx__DB5__PRT CYREG_PRT4_PRT\r
+#define SCSI_Out_DBx__DB5__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
+#define SCSI_Out_DBx__DB5__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
+#define SCSI_Out_DBx__DB5__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
+#define SCSI_Out_DBx__DB5__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
+#define SCSI_Out_DBx__DB5__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
+#define SCSI_Out_DBx__DB5__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
+#define SCSI_Out_DBx__DB5__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
+#define SCSI_Out_DBx__DB5__PS CYREG_PRT4_PS\r
+#define SCSI_Out_DBx__DB5__SHIFT 6u\r
+#define SCSI_Out_DBx__DB5__SLW CYREG_PRT4_SLW\r
+#define SCSI_Out_DBx__DB6__AG CYREG_PRT4_AG\r
+#define SCSI_Out_DBx__DB6__AMUX CYREG_PRT4_AMUX\r
+#define SCSI_Out_DBx__DB6__BIE CYREG_PRT4_BIE\r
+#define SCSI_Out_DBx__DB6__BIT_MASK CYREG_PRT4_BIT_MASK\r
+#define SCSI_Out_DBx__DB6__BYP CYREG_PRT4_BYP\r
+#define SCSI_Out_DBx__DB6__CTL CYREG_PRT4_CTL\r
+#define SCSI_Out_DBx__DB6__DM0 CYREG_PRT4_DM0\r
+#define SCSI_Out_DBx__DB6__DM1 CYREG_PRT4_DM1\r
+#define SCSI_Out_DBx__DB6__DM2 CYREG_PRT4_DM2\r
+#define SCSI_Out_DBx__DB6__DR CYREG_PRT4_DR\r
+#define SCSI_Out_DBx__DB6__INP_DIS CYREG_PRT4_INP_DIS\r
+#define SCSI_Out_DBx__DB6__INTTYPE CYREG_PICU4_INTTYPE5\r
+#define SCSI_Out_DBx__DB6__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
+#define SCSI_Out_DBx__DB6__LCD_EN CYREG_PRT4_LCD_EN\r
+#define SCSI_Out_DBx__DB6__MASK 0x20u\r
+#define SCSI_Out_DBx__DB6__PC CYREG_PRT4_PC5\r
+#define SCSI_Out_DBx__DB6__PORT 4u\r
+#define SCSI_Out_DBx__DB6__PRT CYREG_PRT4_PRT\r
+#define SCSI_Out_DBx__DB6__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
+#define SCSI_Out_DBx__DB6__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
+#define SCSI_Out_DBx__DB6__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
+#define SCSI_Out_DBx__DB6__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
+#define SCSI_Out_DBx__DB6__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
+#define SCSI_Out_DBx__DB6__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
+#define SCSI_Out_DBx__DB6__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
+#define SCSI_Out_DBx__DB6__PS CYREG_PRT4_PS\r
+#define SCSI_Out_DBx__DB6__SHIFT 5u\r
+#define SCSI_Out_DBx__DB6__SLW CYREG_PRT4_SLW\r
+#define SCSI_Out_DBx__DB7__AG CYREG_PRT4_AG\r
+#define SCSI_Out_DBx__DB7__AMUX CYREG_PRT4_AMUX\r
+#define SCSI_Out_DBx__DB7__BIE CYREG_PRT4_BIE\r
+#define SCSI_Out_DBx__DB7__BIT_MASK CYREG_PRT4_BIT_MASK\r
+#define SCSI_Out_DBx__DB7__BYP CYREG_PRT4_BYP\r
+#define SCSI_Out_DBx__DB7__CTL CYREG_PRT4_CTL\r
+#define SCSI_Out_DBx__DB7__DM0 CYREG_PRT4_DM0\r
+#define SCSI_Out_DBx__DB7__DM1 CYREG_PRT4_DM1\r
+#define SCSI_Out_DBx__DB7__DM2 CYREG_PRT4_DM2\r
+#define SCSI_Out_DBx__DB7__DR CYREG_PRT4_DR\r
+#define SCSI_Out_DBx__DB7__INP_DIS CYREG_PRT4_INP_DIS\r
+#define SCSI_Out_DBx__DB7__INTTYPE CYREG_PICU4_INTTYPE4\r
+#define SCSI_Out_DBx__DB7__LCD_COM_SEG CYREG_PRT4_LCD_COM_SEG\r
+#define SCSI_Out_DBx__DB7__LCD_EN CYREG_PRT4_LCD_EN\r
+#define SCSI_Out_DBx__DB7__MASK 0x10u\r
+#define SCSI_Out_DBx__DB7__PC CYREG_PRT4_PC4\r
+#define SCSI_Out_DBx__DB7__PORT 4u\r
+#define SCSI_Out_DBx__DB7__PRT CYREG_PRT4_PRT\r
+#define SCSI_Out_DBx__DB7__PRTDSI__CAPS_SEL CYREG_PRT4_CAPS_SEL\r
+#define SCSI_Out_DBx__DB7__PRTDSI__DBL_SYNC_IN CYREG_PRT4_DBL_SYNC_IN\r
+#define SCSI_Out_DBx__DB7__PRTDSI__OE_SEL0 CYREG_PRT4_OE_SEL0\r
+#define SCSI_Out_DBx__DB7__PRTDSI__OE_SEL1 CYREG_PRT4_OE_SEL1\r
+#define SCSI_Out_DBx__DB7__PRTDSI__OUT_SEL0 CYREG_PRT4_OUT_SEL0\r
+#define SCSI_Out_DBx__DB7__PRTDSI__OUT_SEL1 CYREG_PRT4_OUT_SEL1\r
+#define SCSI_Out_DBx__DB7__PRTDSI__SYNC_OUT CYREG_PRT4_SYNC_OUT\r
+#define SCSI_Out_DBx__DB7__PS CYREG_PRT4_PS\r
+#define SCSI_Out_DBx__DB7__SHIFT 4u\r
+#define SCSI_Out_DBx__DB7__SLW CYREG_PRT4_SLW\r
+\r
+/* SCSI_Parity_Error */\r
+#define SCSI_Parity_Error_sts_sts_reg__0__MASK 0x01u\r
+#define SCSI_Parity_Error_sts_sts_reg__0__POS 0\r
+#define SCSI_Parity_Error_sts_sts_reg__16BIT_STATUS_AUX_CTL_REG CYREG_B0_UDB01_02_ACTL\r
+#define SCSI_Parity_Error_sts_sts_reg__16BIT_STATUS_REG CYREG_B0_UDB01_02_ST\r
+#define SCSI_Parity_Error_sts_sts_reg__MASK 0x01u\r
+#define SCSI_Parity_Error_sts_sts_reg__MASK_REG CYREG_B0_UDB01_MSK\r
+#define SCSI_Parity_Error_sts_sts_reg__STATUS_AUX_CTL_REG CYREG_B0_UDB01_ACTL\r
+#define SCSI_Parity_Error_sts_sts_reg__STATUS_REG CYREG_B0_UDB01_ST\r
+\r
+/* SCSI_RST_ISR */\r
+#define SCSI_RST_ISR__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
+#define SCSI_RST_ISR__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
+#define SCSI_RST_ISR__INTC_MASK 0x02u\r
+#define SCSI_RST_ISR__INTC_NUMBER 1u\r
+#define SCSI_RST_ISR__INTC_PRIOR_NUM 7u\r
+#define SCSI_RST_ISR__INTC_PRIOR_REG CYREG_NVIC_PRI_1\r
+#define SCSI_RST_ISR__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
+#define SCSI_RST_ISR__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+\r
+/* SCSI_RX_DMA */\r
+#define SCSI_RX_DMA__DRQ_CTL CYREG_IDMUX_DRQ_CTL0\r
+#define SCSI_RX_DMA__DRQ_NUMBER 0u\r
+#define SCSI_RX_DMA__NUMBEROF_TDS 0u\r
+#define SCSI_RX_DMA__PRIORITY 2u\r
+#define SCSI_RX_DMA__TERMIN_EN 0u\r
+#define SCSI_RX_DMA__TERMIN_SEL 0u\r
+#define SCSI_RX_DMA__TERMOUT0_EN 1u\r
+#define SCSI_RX_DMA__TERMOUT0_SEL 0u\r
+#define SCSI_RX_DMA__TERMOUT1_EN 0u\r
+#define SCSI_RX_DMA__TERMOUT1_SEL 0u\r
+#define SCSI_RX_DMA_COMPLETE__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
+#define SCSI_RX_DMA_COMPLETE__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
+#define SCSI_RX_DMA_COMPLETE__INTC_MASK 0x04u\r
+#define SCSI_RX_DMA_COMPLETE__INTC_NUMBER 2u\r
+#define SCSI_RX_DMA_COMPLETE__INTC_PRIOR_NUM 7u\r
+#define SCSI_RX_DMA_COMPLETE__INTC_PRIOR_REG CYREG_NVIC_PRI_2\r
+#define SCSI_RX_DMA_COMPLETE__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
+#define SCSI_RX_DMA_COMPLETE__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+\r
+/* SCSI_SEL_ISR */\r
+#define SCSI_SEL_ISR__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
+#define SCSI_SEL_ISR__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
+#define SCSI_SEL_ISR__INTC_MASK 0x08u\r
+#define SCSI_SEL_ISR__INTC_NUMBER 3u\r
+#define SCSI_SEL_ISR__INTC_PRIOR_NUM 7u\r
+#define SCSI_SEL_ISR__INTC_PRIOR_REG CYREG_NVIC_PRI_3\r
+#define SCSI_SEL_ISR__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
+#define SCSI_SEL_ISR__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+\r
+/* SCSI_TX_DMA */\r
+#define SCSI_TX_DMA__DRQ_CTL CYREG_IDMUX_DRQ_CTL0\r
+#define SCSI_TX_DMA__DRQ_NUMBER 1u\r
+#define SCSI_TX_DMA__NUMBEROF_TDS 0u\r
+#define SCSI_TX_DMA__PRIORITY 2u\r
+#define SCSI_TX_DMA__TERMIN_EN 0u\r
+#define SCSI_TX_DMA__TERMIN_SEL 0u\r
+#define SCSI_TX_DMA__TERMOUT0_EN 1u\r
+#define SCSI_TX_DMA__TERMOUT0_SEL 1u\r
+#define SCSI_TX_DMA__TERMOUT1_EN 0u\r
+#define SCSI_TX_DMA__TERMOUT1_SEL 0u\r
+#define SCSI_TX_DMA_COMPLETE__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
+#define SCSI_TX_DMA_COMPLETE__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
+#define SCSI_TX_DMA_COMPLETE__INTC_MASK 0x10u\r
+#define SCSI_TX_DMA_COMPLETE__INTC_NUMBER 4u\r
+#define SCSI_TX_DMA_COMPLETE__INTC_PRIOR_NUM 7u\r
+#define SCSI_TX_DMA_COMPLETE__INTC_PRIOR_REG CYREG_NVIC_PRI_4\r
+#define SCSI_TX_DMA_COMPLETE__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
+#define SCSI_TX_DMA_COMPLETE__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+\r
+/* SDCard_BSPIM */\r
+#define SDCard_BSPIM_BitCounter__16BIT_CONTROL_AUX_CTL_REG CYREG_B1_UDB04_05_ACTL\r
+#define SDCard_BSPIM_BitCounter__16BIT_CONTROL_CONTROL_REG CYREG_B1_UDB04_05_CTL\r
+#define SDCard_BSPIM_BitCounter__16BIT_CONTROL_COUNT_REG CYREG_B1_UDB04_05_CTL\r
+#define SDCard_BSPIM_BitCounter__16BIT_COUNT_CONTROL_REG CYREG_B1_UDB04_05_CTL\r
+#define SDCard_BSPIM_BitCounter__16BIT_COUNT_COUNT_REG CYREG_B1_UDB04_05_CTL\r
+#define SDCard_BSPIM_BitCounter__16BIT_MASK_MASK_REG CYREG_B1_UDB04_05_MSK\r
+#define SDCard_BSPIM_BitCounter__16BIT_MASK_PERIOD_REG CYREG_B1_UDB04_05_MSK\r
+#define SDCard_BSPIM_BitCounter__16BIT_PERIOD_MASK_REG CYREG_B1_UDB04_05_MSK\r
+#define SDCard_BSPIM_BitCounter__16BIT_PERIOD_PERIOD_REG CYREG_B1_UDB04_05_MSK\r
+#define SDCard_BSPIM_BitCounter__CONTROL_AUX_CTL_REG CYREG_B1_UDB04_ACTL\r
+#define SDCard_BSPIM_BitCounter__CONTROL_REG CYREG_B1_UDB04_CTL\r
+#define SDCard_BSPIM_BitCounter__CONTROL_ST_REG CYREG_B1_UDB04_ST_CTL\r
+#define SDCard_BSPIM_BitCounter__COUNT_REG CYREG_B1_UDB04_CTL\r
+#define SDCard_BSPIM_BitCounter__COUNT_ST_REG CYREG_B1_UDB04_ST_CTL\r
+#define SDCard_BSPIM_BitCounter__MASK_CTL_AUX_CTL_REG CYREG_B1_UDB04_MSK_ACTL\r
+#define SDCard_BSPIM_BitCounter__PER_CTL_AUX_CTL_REG CYREG_B1_UDB04_MSK_ACTL\r
+#define SDCard_BSPIM_BitCounter__PERIOD_REG CYREG_B1_UDB04_MSK\r
+#define SDCard_BSPIM_BitCounter_ST__16BIT_STATUS_AUX_CTL_REG CYREG_B1_UDB04_05_ACTL\r
+#define SDCard_BSPIM_BitCounter_ST__16BIT_STATUS_REG CYREG_B1_UDB04_05_ST\r
+#define SDCard_BSPIM_BitCounter_ST__MASK_REG CYREG_B1_UDB04_MSK\r
+#define SDCard_BSPIM_BitCounter_ST__MASK_ST_AUX_CTL_REG CYREG_B1_UDB04_MSK_ACTL\r
+#define SDCard_BSPIM_BitCounter_ST__PER_ST_AUX_CTL_REG CYREG_B1_UDB04_MSK_ACTL\r
+#define SDCard_BSPIM_BitCounter_ST__STATUS_AUX_CTL_REG CYREG_B1_UDB04_ACTL\r
+#define SDCard_BSPIM_BitCounter_ST__STATUS_CNT_REG CYREG_B1_UDB04_ST_CTL\r
+#define SDCard_BSPIM_BitCounter_ST__STATUS_CONTROL_REG CYREG_B1_UDB04_ST_CTL\r
+#define SDCard_BSPIM_BitCounter_ST__STATUS_REG CYREG_B1_UDB04_ST\r
+#define SDCard_BSPIM_RxStsReg__16BIT_STATUS_AUX_CTL_REG CYREG_B1_UDB08_09_ACTL\r
+#define SDCard_BSPIM_RxStsReg__16BIT_STATUS_REG CYREG_B1_UDB08_09_ST\r
+#define SDCard_BSPIM_RxStsReg__4__MASK 0x10u\r
+#define SDCard_BSPIM_RxStsReg__4__POS 4\r
+#define SDCard_BSPIM_RxStsReg__5__MASK 0x20u\r
+#define SDCard_BSPIM_RxStsReg__5__POS 5\r
+#define SDCard_BSPIM_RxStsReg__6__MASK 0x40u\r
+#define SDCard_BSPIM_RxStsReg__6__POS 6\r
+#define SDCard_BSPIM_RxStsReg__MASK 0x70u\r
+#define SDCard_BSPIM_RxStsReg__MASK_REG CYREG_B1_UDB08_MSK\r
+#define SDCard_BSPIM_RxStsReg__MASK_ST_AUX_CTL_REG CYREG_B1_UDB08_MSK_ACTL\r
+#define SDCard_BSPIM_RxStsReg__PER_ST_AUX_CTL_REG CYREG_B1_UDB08_MSK_ACTL\r
+#define SDCard_BSPIM_RxStsReg__STATUS_AUX_CTL_REG CYREG_B1_UDB08_ACTL\r
+#define SDCard_BSPIM_RxStsReg__STATUS_CNT_REG CYREG_B1_UDB08_ST_CTL\r
+#define SDCard_BSPIM_RxStsReg__STATUS_CONTROL_REG CYREG_B1_UDB08_ST_CTL\r
+#define SDCard_BSPIM_RxStsReg__STATUS_REG CYREG_B1_UDB08_ST\r
+#define SDCard_BSPIM_sR8_Dp_u0__16BIT_A0_REG CYREG_B1_UDB04_05_A0\r
+#define SDCard_BSPIM_sR8_Dp_u0__16BIT_A1_REG CYREG_B1_UDB04_05_A1\r
+#define SDCard_BSPIM_sR8_Dp_u0__16BIT_D0_REG CYREG_B1_UDB04_05_D0\r
+#define SDCard_BSPIM_sR8_Dp_u0__16BIT_D1_REG CYREG_B1_UDB04_05_D1\r
+#define SDCard_BSPIM_sR8_Dp_u0__16BIT_DP_AUX_CTL_REG CYREG_B1_UDB04_05_ACTL\r
+#define SDCard_BSPIM_sR8_Dp_u0__16BIT_F0_REG CYREG_B1_UDB04_05_F0\r
+#define SDCard_BSPIM_sR8_Dp_u0__16BIT_F1_REG CYREG_B1_UDB04_05_F1\r
+#define SDCard_BSPIM_sR8_Dp_u0__A0_A1_REG CYREG_B1_UDB04_A0_A1\r
+#define SDCard_BSPIM_sR8_Dp_u0__A0_REG CYREG_B1_UDB04_A0\r
+#define SDCard_BSPIM_sR8_Dp_u0__A1_REG CYREG_B1_UDB04_A1\r
+#define SDCard_BSPIM_sR8_Dp_u0__D0_D1_REG CYREG_B1_UDB04_D0_D1\r
+#define SDCard_BSPIM_sR8_Dp_u0__D0_REG CYREG_B1_UDB04_D0\r
+#define SDCard_BSPIM_sR8_Dp_u0__D1_REG CYREG_B1_UDB04_D1\r
+#define SDCard_BSPIM_sR8_Dp_u0__DP_AUX_CTL_REG CYREG_B1_UDB04_ACTL\r
+#define SDCard_BSPIM_sR8_Dp_u0__F0_F1_REG CYREG_B1_UDB04_F0_F1\r
+#define SDCard_BSPIM_sR8_Dp_u0__F0_REG CYREG_B1_UDB04_F0\r
+#define SDCard_BSPIM_sR8_Dp_u0__F1_REG CYREG_B1_UDB04_F1\r
+#define SDCard_BSPIM_sR8_Dp_u0__MSK_DP_AUX_CTL_REG CYREG_B1_UDB04_MSK_ACTL\r
+#define SDCard_BSPIM_sR8_Dp_u0__PER_DP_AUX_CTL_REG CYREG_B1_UDB04_MSK_ACTL\r
+#define SDCard_BSPIM_TxStsReg__0__MASK 0x01u\r
+#define SDCard_BSPIM_TxStsReg__0__POS 0\r
+#define SDCard_BSPIM_TxStsReg__1__MASK 0x02u\r
+#define SDCard_BSPIM_TxStsReg__1__POS 1\r
+#define SDCard_BSPIM_TxStsReg__16BIT_STATUS_AUX_CTL_REG CYREG_B1_UDB07_08_ACTL\r
+#define SDCard_BSPIM_TxStsReg__16BIT_STATUS_REG CYREG_B1_UDB07_08_ST\r
+#define SDCard_BSPIM_TxStsReg__2__MASK 0x04u\r
+#define SDCard_BSPIM_TxStsReg__2__POS 2\r
+#define SDCard_BSPIM_TxStsReg__3__MASK 0x08u\r
+#define SDCard_BSPIM_TxStsReg__3__POS 3\r
+#define SDCard_BSPIM_TxStsReg__4__MASK 0x10u\r
+#define SDCard_BSPIM_TxStsReg__4__POS 4\r
+#define SDCard_BSPIM_TxStsReg__MASK 0x1Fu\r
+#define SDCard_BSPIM_TxStsReg__MASK_REG CYREG_B1_UDB07_MSK\r
+#define SDCard_BSPIM_TxStsReg__STATUS_AUX_CTL_REG CYREG_B1_UDB07_ACTL\r
+#define SDCard_BSPIM_TxStsReg__STATUS_REG CYREG_B1_UDB07_ST\r
+\r
+/* SD_CD */\r
+#define SD_CD__0__INTTYPE CYREG_PICU3_INTTYPE6\r
+#define SD_CD__0__MASK 0x40u\r
+#define SD_CD__0__PC CYREG_PRT3_PC6\r
+#define SD_CD__0__PORT 3u\r
+#define SD_CD__0__SHIFT 6u\r
+#define SD_CD__AG CYREG_PRT3_AG\r
+#define SD_CD__AMUX CYREG_PRT3_AMUX\r
+#define SD_CD__BIE CYREG_PRT3_BIE\r
+#define SD_CD__BIT_MASK CYREG_PRT3_BIT_MASK\r
+#define SD_CD__BYP CYREG_PRT3_BYP\r
+#define SD_CD__CTL CYREG_PRT3_CTL\r
+#define SD_CD__DM0 CYREG_PRT3_DM0\r
+#define SD_CD__DM1 CYREG_PRT3_DM1\r
+#define SD_CD__DM2 CYREG_PRT3_DM2\r
+#define SD_CD__DR CYREG_PRT3_DR\r
+#define SD_CD__INP_DIS CYREG_PRT3_INP_DIS\r
+#define SD_CD__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU3_BASE\r
+#define SD_CD__LCD_COM_SEG CYREG_PRT3_LCD_COM_SEG\r
+#define SD_CD__LCD_EN CYREG_PRT3_LCD_EN\r
+#define SD_CD__MASK 0x40u\r
+#define SD_CD__PORT 3u\r
+#define SD_CD__PRT CYREG_PRT3_PRT\r
+#define SD_CD__PRTDSI__CAPS_SEL CYREG_PRT3_CAPS_SEL\r
+#define SD_CD__PRTDSI__DBL_SYNC_IN CYREG_PRT3_DBL_SYNC_IN\r
+#define SD_CD__PRTDSI__OE_SEL0 CYREG_PRT3_OE_SEL0\r
+#define SD_CD__PRTDSI__OE_SEL1 CYREG_PRT3_OE_SEL1\r
+#define SD_CD__PRTDSI__OUT_SEL0 CYREG_PRT3_OUT_SEL0\r
+#define SD_CD__PRTDSI__OUT_SEL1 CYREG_PRT3_OUT_SEL1\r
+#define SD_CD__PRTDSI__SYNC_OUT CYREG_PRT3_SYNC_OUT\r
+#define SD_CD__PS CYREG_PRT3_PS\r
+#define SD_CD__SHIFT 6u\r
+#define SD_CD__SLW CYREG_PRT3_SLW\r
+\r
+/* SD_CS */\r
+#define SD_CS__0__INTTYPE CYREG_PICU3_INTTYPE4\r
+#define SD_CS__0__MASK 0x10u\r
+#define SD_CS__0__PC CYREG_PRT3_PC4\r
+#define SD_CS__0__PORT 3u\r
+#define SD_CS__0__SHIFT 4u\r
+#define SD_CS__AG CYREG_PRT3_AG\r
+#define SD_CS__AMUX CYREG_PRT3_AMUX\r
+#define SD_CS__BIE CYREG_PRT3_BIE\r
+#define SD_CS__BIT_MASK CYREG_PRT3_BIT_MASK\r
+#define SD_CS__BYP CYREG_PRT3_BYP\r
+#define SD_CS__CTL CYREG_PRT3_CTL\r
+#define SD_CS__DM0 CYREG_PRT3_DM0\r
+#define SD_CS__DM1 CYREG_PRT3_DM1\r
+#define SD_CS__DM2 CYREG_PRT3_DM2\r
+#define SD_CS__DR CYREG_PRT3_DR\r
+#define SD_CS__INP_DIS CYREG_PRT3_INP_DIS\r
+#define SD_CS__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU3_BASE\r
+#define SD_CS__LCD_COM_SEG CYREG_PRT3_LCD_COM_SEG\r
+#define SD_CS__LCD_EN CYREG_PRT3_LCD_EN\r
+#define SD_CS__MASK 0x10u\r
+#define SD_CS__PORT 3u\r
+#define SD_CS__PRT CYREG_PRT3_PRT\r
+#define SD_CS__PRTDSI__CAPS_SEL CYREG_PRT3_CAPS_SEL\r
+#define SD_CS__PRTDSI__DBL_SYNC_IN CYREG_PRT3_DBL_SYNC_IN\r
+#define SD_CS__PRTDSI__OE_SEL0 CYREG_PRT3_OE_SEL0\r
+#define SD_CS__PRTDSI__OE_SEL1 CYREG_PRT3_OE_SEL1\r
+#define SD_CS__PRTDSI__OUT_SEL0 CYREG_PRT3_OUT_SEL0\r
+#define SD_CS__PRTDSI__OUT_SEL1 CYREG_PRT3_OUT_SEL1\r
+#define SD_CS__PRTDSI__SYNC_OUT CYREG_PRT3_SYNC_OUT\r
+#define SD_CS__PS CYREG_PRT3_PS\r
+#define SD_CS__SHIFT 4u\r
+#define SD_CS__SLW CYREG_PRT3_SLW\r
+\r
+/* SD_DAT1 */\r
+#define SD_DAT1__0__INTTYPE CYREG_PICU3_INTTYPE0\r
+#define SD_DAT1__0__MASK 0x01u\r
+#define SD_DAT1__0__PC CYREG_PRT3_PC0\r
+#define SD_DAT1__0__PORT 3u\r
+#define SD_DAT1__0__SHIFT 0u\r
+#define SD_DAT1__AG CYREG_PRT3_AG\r
+#define SD_DAT1__AMUX CYREG_PRT3_AMUX\r
+#define SD_DAT1__BIE CYREG_PRT3_BIE\r
+#define SD_DAT1__BIT_MASK CYREG_PRT3_BIT_MASK\r
+#define SD_DAT1__BYP CYREG_PRT3_BYP\r
+#define SD_DAT1__CTL CYREG_PRT3_CTL\r
+#define SD_DAT1__DM0 CYREG_PRT3_DM0\r
+#define SD_DAT1__DM1 CYREG_PRT3_DM1\r
+#define SD_DAT1__DM2 CYREG_PRT3_DM2\r
+#define SD_DAT1__DR CYREG_PRT3_DR\r
+#define SD_DAT1__INP_DIS CYREG_PRT3_INP_DIS\r
+#define SD_DAT1__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU3_BASE\r
+#define SD_DAT1__LCD_COM_SEG CYREG_PRT3_LCD_COM_SEG\r
+#define SD_DAT1__LCD_EN CYREG_PRT3_LCD_EN\r
+#define SD_DAT1__MASK 0x01u\r
+#define SD_DAT1__PORT 3u\r
+#define SD_DAT1__PRT CYREG_PRT3_PRT\r
+#define SD_DAT1__PRTDSI__CAPS_SEL CYREG_PRT3_CAPS_SEL\r
+#define SD_DAT1__PRTDSI__DBL_SYNC_IN CYREG_PRT3_DBL_SYNC_IN\r
+#define SD_DAT1__PRTDSI__OE_SEL0 CYREG_PRT3_OE_SEL0\r
+#define SD_DAT1__PRTDSI__OE_SEL1 CYREG_PRT3_OE_SEL1\r
+#define SD_DAT1__PRTDSI__OUT_SEL0 CYREG_PRT3_OUT_SEL0\r
+#define SD_DAT1__PRTDSI__OUT_SEL1 CYREG_PRT3_OUT_SEL1\r
+#define SD_DAT1__PRTDSI__SYNC_OUT CYREG_PRT3_SYNC_OUT\r
+#define SD_DAT1__PS CYREG_PRT3_PS\r
+#define SD_DAT1__SHIFT 0u\r
+#define SD_DAT1__SLW CYREG_PRT3_SLW\r
+\r
+/* SD_DAT2 */\r
+#define SD_DAT2__0__INTTYPE CYREG_PICU3_INTTYPE5\r
+#define SD_DAT2__0__MASK 0x20u\r
+#define SD_DAT2__0__PC CYREG_PRT3_PC5\r
+#define SD_DAT2__0__PORT 3u\r
+#define SD_DAT2__0__SHIFT 5u\r
+#define SD_DAT2__AG CYREG_PRT3_AG\r
+#define SD_DAT2__AMUX CYREG_PRT3_AMUX\r
+#define SD_DAT2__BIE CYREG_PRT3_BIE\r
+#define SD_DAT2__BIT_MASK CYREG_PRT3_BIT_MASK\r
+#define SD_DAT2__BYP CYREG_PRT3_BYP\r
+#define SD_DAT2__CTL CYREG_PRT3_CTL\r
+#define SD_DAT2__DM0 CYREG_PRT3_DM0\r
+#define SD_DAT2__DM1 CYREG_PRT3_DM1\r
+#define SD_DAT2__DM2 CYREG_PRT3_DM2\r
+#define SD_DAT2__DR CYREG_PRT3_DR\r
+#define SD_DAT2__INP_DIS CYREG_PRT3_INP_DIS\r
+#define SD_DAT2__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU3_BASE\r
+#define SD_DAT2__LCD_COM_SEG CYREG_PRT3_LCD_COM_SEG\r
+#define SD_DAT2__LCD_EN CYREG_PRT3_LCD_EN\r
+#define SD_DAT2__MASK 0x20u\r
+#define SD_DAT2__PORT 3u\r
+#define SD_DAT2__PRT CYREG_PRT3_PRT\r
+#define SD_DAT2__PRTDSI__CAPS_SEL CYREG_PRT3_CAPS_SEL\r
+#define SD_DAT2__PRTDSI__DBL_SYNC_IN CYREG_PRT3_DBL_SYNC_IN\r
+#define SD_DAT2__PRTDSI__OE_SEL0 CYREG_PRT3_OE_SEL0\r
+#define SD_DAT2__PRTDSI__OE_SEL1 CYREG_PRT3_OE_SEL1\r
+#define SD_DAT2__PRTDSI__OUT_SEL0 CYREG_PRT3_OUT_SEL0\r
+#define SD_DAT2__PRTDSI__OUT_SEL1 CYREG_PRT3_OUT_SEL1\r
+#define SD_DAT2__PRTDSI__SYNC_OUT CYREG_PRT3_SYNC_OUT\r
+#define SD_DAT2__PS CYREG_PRT3_PS\r
+#define SD_DAT2__SHIFT 5u\r
+#define SD_DAT2__SLW CYREG_PRT3_SLW\r
+\r
+/* SD_Data_Clk */\r
+#define SD_Data_Clk__CFG0 CYREG_CLKDIST_DCFG0_CFG0\r
+#define SD_Data_Clk__CFG1 CYREG_CLKDIST_DCFG0_CFG1\r
+#define SD_Data_Clk__CFG2 CYREG_CLKDIST_DCFG0_CFG2\r
+#define SD_Data_Clk__CFG2_SRC_SEL_MASK 0x07u\r
+#define SD_Data_Clk__INDEX 0x00u\r
+#define SD_Data_Clk__PM_ACT_CFG CYREG_PM_ACT_CFG2\r
+#define SD_Data_Clk__PM_ACT_MSK 0x01u\r
+#define SD_Data_Clk__PM_STBY_CFG CYREG_PM_STBY_CFG2\r
+#define SD_Data_Clk__PM_STBY_MSK 0x01u\r
+\r
+/* SD_MISO */\r
+#define SD_MISO__0__INTTYPE CYREG_PICU3_INTTYPE1\r
+#define SD_MISO__0__MASK 0x02u\r
+#define SD_MISO__0__PC CYREG_PRT3_PC1\r
+#define SD_MISO__0__PORT 3u\r
+#define SD_MISO__0__SHIFT 1u\r
+#define SD_MISO__AG CYREG_PRT3_AG\r
+#define SD_MISO__AMUX CYREG_PRT3_AMUX\r
+#define SD_MISO__BIE CYREG_PRT3_BIE\r
+#define SD_MISO__BIT_MASK CYREG_PRT3_BIT_MASK\r
+#define SD_MISO__BYP CYREG_PRT3_BYP\r
+#define SD_MISO__CTL CYREG_PRT3_CTL\r
+#define SD_MISO__DM0 CYREG_PRT3_DM0\r
+#define SD_MISO__DM1 CYREG_PRT3_DM1\r
+#define SD_MISO__DM2 CYREG_PRT3_DM2\r
+#define SD_MISO__DR CYREG_PRT3_DR\r
+#define SD_MISO__INP_DIS CYREG_PRT3_INP_DIS\r
+#define SD_MISO__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU3_BASE\r
+#define SD_MISO__LCD_COM_SEG CYREG_PRT3_LCD_COM_SEG\r
+#define SD_MISO__LCD_EN CYREG_PRT3_LCD_EN\r
+#define SD_MISO__MASK 0x02u\r
+#define SD_MISO__PORT 3u\r
+#define SD_MISO__PRT CYREG_PRT3_PRT\r
+#define SD_MISO__PRTDSI__CAPS_SEL CYREG_PRT3_CAPS_SEL\r
+#define SD_MISO__PRTDSI__DBL_SYNC_IN CYREG_PRT3_DBL_SYNC_IN\r
+#define SD_MISO__PRTDSI__OE_SEL0 CYREG_PRT3_OE_SEL0\r
+#define SD_MISO__PRTDSI__OE_SEL1 CYREG_PRT3_OE_SEL1\r
+#define SD_MISO__PRTDSI__OUT_SEL0 CYREG_PRT3_OUT_SEL0\r
+#define SD_MISO__PRTDSI__OUT_SEL1 CYREG_PRT3_OUT_SEL1\r
+#define SD_MISO__PRTDSI__SYNC_OUT CYREG_PRT3_SYNC_OUT\r
+#define SD_MISO__PS CYREG_PRT3_PS\r
+#define SD_MISO__SHIFT 1u\r
+#define SD_MISO__SLW CYREG_PRT3_SLW\r
+\r
+/* SD_MOSI */\r
+#define SD_MOSI__0__INTTYPE CYREG_PICU3_INTTYPE3\r
+#define SD_MOSI__0__MASK 0x08u\r
+#define SD_MOSI__0__PC CYREG_PRT3_PC3\r
+#define SD_MOSI__0__PORT 3u\r
+#define SD_MOSI__0__SHIFT 3u\r
+#define SD_MOSI__AG CYREG_PRT3_AG\r
+#define SD_MOSI__AMUX CYREG_PRT3_AMUX\r
+#define SD_MOSI__BIE CYREG_PRT3_BIE\r
+#define SD_MOSI__BIT_MASK CYREG_PRT3_BIT_MASK\r
+#define SD_MOSI__BYP CYREG_PRT3_BYP\r
+#define SD_MOSI__CTL CYREG_PRT3_CTL\r
+#define SD_MOSI__DM0 CYREG_PRT3_DM0\r
+#define SD_MOSI__DM1 CYREG_PRT3_DM1\r
+#define SD_MOSI__DM2 CYREG_PRT3_DM2\r
+#define SD_MOSI__DR CYREG_PRT3_DR\r
+#define SD_MOSI__INP_DIS CYREG_PRT3_INP_DIS\r
+#define SD_MOSI__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU3_BASE\r
+#define SD_MOSI__LCD_COM_SEG CYREG_PRT3_LCD_COM_SEG\r
+#define SD_MOSI__LCD_EN CYREG_PRT3_LCD_EN\r
+#define SD_MOSI__MASK 0x08u\r
+#define SD_MOSI__PORT 3u\r
+#define SD_MOSI__PRT CYREG_PRT3_PRT\r
+#define SD_MOSI__PRTDSI__CAPS_SEL CYREG_PRT3_CAPS_SEL\r
+#define SD_MOSI__PRTDSI__DBL_SYNC_IN CYREG_PRT3_DBL_SYNC_IN\r
+#define SD_MOSI__PRTDSI__OE_SEL0 CYREG_PRT3_OE_SEL0\r
+#define SD_MOSI__PRTDSI__OE_SEL1 CYREG_PRT3_OE_SEL1\r
+#define SD_MOSI__PRTDSI__OUT_SEL0 CYREG_PRT3_OUT_SEL0\r
+#define SD_MOSI__PRTDSI__OUT_SEL1 CYREG_PRT3_OUT_SEL1\r
+#define SD_MOSI__PRTDSI__SYNC_OUT CYREG_PRT3_SYNC_OUT\r
+#define SD_MOSI__PS CYREG_PRT3_PS\r
+#define SD_MOSI__SHIFT 3u\r
+#define SD_MOSI__SLW CYREG_PRT3_SLW\r
+\r
+/* SD_RX_DMA */\r
+#define SD_RX_DMA__DRQ_CTL CYREG_IDMUX_DRQ_CTL0\r
+#define SD_RX_DMA__DRQ_NUMBER 2u\r
+#define SD_RX_DMA__NUMBEROF_TDS 0u\r
+#define SD_RX_DMA__PRIORITY 0u\r
+#define SD_RX_DMA__TERMIN_EN 0u\r
+#define SD_RX_DMA__TERMIN_SEL 0u\r
+#define SD_RX_DMA__TERMOUT0_EN 1u\r
+#define SD_RX_DMA__TERMOUT0_SEL 2u\r
+#define SD_RX_DMA__TERMOUT1_EN 0u\r
+#define SD_RX_DMA__TERMOUT1_SEL 0u\r
+#define SD_RX_DMA_COMPLETE__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
+#define SD_RX_DMA_COMPLETE__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
+#define SD_RX_DMA_COMPLETE__INTC_MASK 0x20u\r
+#define SD_RX_DMA_COMPLETE__INTC_NUMBER 5u\r
+#define SD_RX_DMA_COMPLETE__INTC_PRIOR_NUM 7u\r
+#define SD_RX_DMA_COMPLETE__INTC_PRIOR_REG CYREG_NVIC_PRI_5\r
+#define SD_RX_DMA_COMPLETE__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
+#define SD_RX_DMA_COMPLETE__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+\r
+/* SD_SCK */\r
+#define SD_SCK__0__INTTYPE CYREG_PICU3_INTTYPE2\r
+#define SD_SCK__0__MASK 0x04u\r
+#define SD_SCK__0__PC CYREG_PRT3_PC2\r
+#define SD_SCK__0__PORT 3u\r
+#define SD_SCK__0__SHIFT 2u\r
+#define SD_SCK__AG CYREG_PRT3_AG\r
+#define SD_SCK__AMUX CYREG_PRT3_AMUX\r
+#define SD_SCK__BIE CYREG_PRT3_BIE\r
+#define SD_SCK__BIT_MASK CYREG_PRT3_BIT_MASK\r
+#define SD_SCK__BYP CYREG_PRT3_BYP\r
+#define SD_SCK__CTL CYREG_PRT3_CTL\r
+#define SD_SCK__DM0 CYREG_PRT3_DM0\r
+#define SD_SCK__DM1 CYREG_PRT3_DM1\r
+#define SD_SCK__DM2 CYREG_PRT3_DM2\r
+#define SD_SCK__DR CYREG_PRT3_DR\r
+#define SD_SCK__INP_DIS CYREG_PRT3_INP_DIS\r
+#define SD_SCK__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU3_BASE\r
+#define SD_SCK__LCD_COM_SEG CYREG_PRT3_LCD_COM_SEG\r
+#define SD_SCK__LCD_EN CYREG_PRT3_LCD_EN\r
+#define SD_SCK__MASK 0x04u\r
+#define SD_SCK__PORT 3u\r
+#define SD_SCK__PRT CYREG_PRT3_PRT\r
+#define SD_SCK__PRTDSI__CAPS_SEL CYREG_PRT3_CAPS_SEL\r
+#define SD_SCK__PRTDSI__DBL_SYNC_IN CYREG_PRT3_DBL_SYNC_IN\r
+#define SD_SCK__PRTDSI__OE_SEL0 CYREG_PRT3_OE_SEL0\r
+#define SD_SCK__PRTDSI__OE_SEL1 CYREG_PRT3_OE_SEL1\r
+#define SD_SCK__PRTDSI__OUT_SEL0 CYREG_PRT3_OUT_SEL0\r
+#define SD_SCK__PRTDSI__OUT_SEL1 CYREG_PRT3_OUT_SEL1\r
+#define SD_SCK__PRTDSI__SYNC_OUT CYREG_PRT3_SYNC_OUT\r
+#define SD_SCK__PS CYREG_PRT3_PS\r
+#define SD_SCK__SHIFT 2u\r
+#define SD_SCK__SLW CYREG_PRT3_SLW\r
+\r
+/* SD_TX_DMA */\r
+#define SD_TX_DMA__DRQ_CTL CYREG_IDMUX_DRQ_CTL0\r
+#define SD_TX_DMA__DRQ_NUMBER 3u\r
+#define SD_TX_DMA__NUMBEROF_TDS 0u\r
+#define SD_TX_DMA__PRIORITY 1u\r
+#define SD_TX_DMA__TERMIN_EN 0u\r
+#define SD_TX_DMA__TERMIN_SEL 0u\r
+#define SD_TX_DMA__TERMOUT0_EN 1u\r
+#define SD_TX_DMA__TERMOUT0_SEL 3u\r
+#define SD_TX_DMA__TERMOUT1_EN 0u\r
+#define SD_TX_DMA__TERMOUT1_SEL 0u\r
+#define SD_TX_DMA_COMPLETE__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
+#define SD_TX_DMA_COMPLETE__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
+#define SD_TX_DMA_COMPLETE__INTC_MASK 0x40u\r
+#define SD_TX_DMA_COMPLETE__INTC_NUMBER 6u\r
+#define SD_TX_DMA_COMPLETE__INTC_PRIOR_NUM 7u\r
+#define SD_TX_DMA_COMPLETE__INTC_PRIOR_REG CYREG_NVIC_PRI_6\r
+#define SD_TX_DMA_COMPLETE__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
+#define SD_TX_DMA_COMPLETE__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+\r
+/* USBFS */\r
+#define USBFS_arb_int__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
+#define USBFS_arb_int__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
+#define USBFS_arb_int__INTC_MASK 0x400000u\r
+#define USBFS_arb_int__INTC_NUMBER 22u\r
+#define USBFS_arb_int__INTC_PRIOR_NUM 6u\r
+#define USBFS_arb_int__INTC_PRIOR_REG CYREG_NVIC_PRI_22\r
+#define USBFS_arb_int__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
+#define USBFS_arb_int__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+#define USBFS_bus_reset__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
+#define USBFS_bus_reset__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
+#define USBFS_bus_reset__INTC_MASK 0x800000u\r
+#define USBFS_bus_reset__INTC_NUMBER 23u\r
+#define USBFS_bus_reset__INTC_PRIOR_NUM 7u\r
+#define USBFS_bus_reset__INTC_PRIOR_REG CYREG_NVIC_PRI_23\r
+#define USBFS_bus_reset__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
+#define USBFS_bus_reset__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+#define USBFS_Dm__0__INTTYPE CYREG_PICU15_INTTYPE7\r
+#define USBFS_Dm__0__MASK 0x80u\r
+#define USBFS_Dm__0__PC CYREG_IO_PC_PRT15_7_6_PC1\r
+#define USBFS_Dm__0__PORT 15u\r
+#define USBFS_Dm__0__SHIFT 7u\r
+#define USBFS_Dm__AG CYREG_PRT15_AG\r
+#define USBFS_Dm__AMUX CYREG_PRT15_AMUX\r
+#define USBFS_Dm__BIE CYREG_PRT15_BIE\r
+#define USBFS_Dm__BIT_MASK CYREG_PRT15_BIT_MASK\r
+#define USBFS_Dm__BYP CYREG_PRT15_BYP\r
+#define USBFS_Dm__CTL CYREG_PRT15_CTL\r
+#define USBFS_Dm__DM0 CYREG_PRT15_DM0\r
+#define USBFS_Dm__DM1 CYREG_PRT15_DM1\r
+#define USBFS_Dm__DM2 CYREG_PRT15_DM2\r
+#define USBFS_Dm__DR CYREG_PRT15_DR\r
+#define USBFS_Dm__INP_DIS CYREG_PRT15_INP_DIS\r
+#define USBFS_Dm__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU15_BASE\r
+#define USBFS_Dm__LCD_COM_SEG CYREG_PRT15_LCD_COM_SEG\r
+#define USBFS_Dm__LCD_EN CYREG_PRT15_LCD_EN\r
+#define USBFS_Dm__MASK 0x80u\r
+#define USBFS_Dm__PORT 15u\r
+#define USBFS_Dm__PRT CYREG_PRT15_PRT\r
+#define USBFS_Dm__PRTDSI__CAPS_SEL CYREG_PRT15_CAPS_SEL\r
+#define USBFS_Dm__PRTDSI__DBL_SYNC_IN CYREG_PRT15_DBL_SYNC_IN\r
+#define USBFS_Dm__PRTDSI__OE_SEL0 CYREG_PRT15_OE_SEL0\r
+#define USBFS_Dm__PRTDSI__OE_SEL1 CYREG_PRT15_OE_SEL1\r
+#define USBFS_Dm__PRTDSI__OUT_SEL0 CYREG_PRT15_OUT_SEL0\r
+#define USBFS_Dm__PRTDSI__OUT_SEL1 CYREG_PRT15_OUT_SEL1\r
+#define USBFS_Dm__PRTDSI__SYNC_OUT CYREG_PRT15_SYNC_OUT\r
+#define USBFS_Dm__PS CYREG_PRT15_PS\r
+#define USBFS_Dm__SHIFT 7u\r
+#define USBFS_Dm__SLW CYREG_PRT15_SLW\r
+#define USBFS_Dp__0__INTTYPE CYREG_PICU15_INTTYPE6\r
+#define USBFS_Dp__0__MASK 0x40u\r
+#define USBFS_Dp__0__PC CYREG_IO_PC_PRT15_7_6_PC0\r
+#define USBFS_Dp__0__PORT 15u\r
+#define USBFS_Dp__0__SHIFT 6u\r
+#define USBFS_Dp__AG CYREG_PRT15_AG\r
+#define USBFS_Dp__AMUX CYREG_PRT15_AMUX\r
+#define USBFS_Dp__BIE CYREG_PRT15_BIE\r
+#define USBFS_Dp__BIT_MASK CYREG_PRT15_BIT_MASK\r
+#define USBFS_Dp__BYP CYREG_PRT15_BYP\r
+#define USBFS_Dp__CTL CYREG_PRT15_CTL\r
+#define USBFS_Dp__DM0 CYREG_PRT15_DM0\r
+#define USBFS_Dp__DM1 CYREG_PRT15_DM1\r
+#define USBFS_Dp__DM2 CYREG_PRT15_DM2\r
+#define USBFS_Dp__DR CYREG_PRT15_DR\r
+#define USBFS_Dp__INP_DIS CYREG_PRT15_INP_DIS\r
+#define USBFS_Dp__INTSTAT CYREG_PICU15_INTSTAT\r
+#define USBFS_Dp__INTTYPE_BASE CYDEV_PICU_INTTYPE_PICU15_BASE\r
+#define USBFS_Dp__LCD_COM_SEG CYREG_PRT15_LCD_COM_SEG\r
+#define USBFS_Dp__LCD_EN CYREG_PRT15_LCD_EN\r
+#define USBFS_Dp__MASK 0x40u\r
+#define USBFS_Dp__PORT 15u\r
+#define USBFS_Dp__PRT CYREG_PRT15_PRT\r
+#define USBFS_Dp__PRTDSI__CAPS_SEL CYREG_PRT15_CAPS_SEL\r
+#define USBFS_Dp__PRTDSI__DBL_SYNC_IN CYREG_PRT15_DBL_SYNC_IN\r
+#define USBFS_Dp__PRTDSI__OE_SEL0 CYREG_PRT15_OE_SEL0\r
+#define USBFS_Dp__PRTDSI__OE_SEL1 CYREG_PRT15_OE_SEL1\r
+#define USBFS_Dp__PRTDSI__OUT_SEL0 CYREG_PRT15_OUT_SEL0\r
+#define USBFS_Dp__PRTDSI__OUT_SEL1 CYREG_PRT15_OUT_SEL1\r
+#define USBFS_Dp__PRTDSI__SYNC_OUT CYREG_PRT15_SYNC_OUT\r
+#define USBFS_Dp__PS CYREG_PRT15_PS\r
+#define USBFS_Dp__SHIFT 6u\r
+#define USBFS_Dp__SLW CYREG_PRT15_SLW\r
+#define USBFS_Dp__SNAP CYREG_PICU_15_SNAP_15\r
+#define USBFS_dp_int__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
+#define USBFS_dp_int__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
+#define USBFS_dp_int__INTC_MASK 0x1000u\r
+#define USBFS_dp_int__INTC_NUMBER 12u\r
+#define USBFS_dp_int__INTC_PRIOR_NUM 7u\r
+#define USBFS_dp_int__INTC_PRIOR_REG CYREG_NVIC_PRI_12\r
+#define USBFS_dp_int__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
+#define USBFS_dp_int__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+#define USBFS_ep_0__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
+#define USBFS_ep_0__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
+#define USBFS_ep_0__INTC_MASK 0x1000000u\r
+#define USBFS_ep_0__INTC_NUMBER 24u\r
+#define USBFS_ep_0__INTC_PRIOR_NUM 7u\r
+#define USBFS_ep_0__INTC_PRIOR_REG CYREG_NVIC_PRI_24\r
+#define USBFS_ep_0__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
+#define USBFS_ep_0__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+#define USBFS_ep_1__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
+#define USBFS_ep_1__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
+#define USBFS_ep_1__INTC_MASK 0x80u\r
+#define USBFS_ep_1__INTC_NUMBER 7u\r
+#define USBFS_ep_1__INTC_PRIOR_NUM 7u\r
+#define USBFS_ep_1__INTC_PRIOR_REG CYREG_NVIC_PRI_7\r
+#define USBFS_ep_1__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
+#define USBFS_ep_1__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+#define USBFS_ep_2__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
+#define USBFS_ep_2__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
+#define USBFS_ep_2__INTC_MASK 0x100u\r
+#define USBFS_ep_2__INTC_NUMBER 8u\r
+#define USBFS_ep_2__INTC_PRIOR_NUM 7u\r
+#define USBFS_ep_2__INTC_PRIOR_REG CYREG_NVIC_PRI_8\r
+#define USBFS_ep_2__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
+#define USBFS_ep_2__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+#define USBFS_ep_3__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
+#define USBFS_ep_3__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
+#define USBFS_ep_3__INTC_MASK 0x200u\r
+#define USBFS_ep_3__INTC_NUMBER 9u\r
+#define USBFS_ep_3__INTC_PRIOR_NUM 7u\r
+#define USBFS_ep_3__INTC_PRIOR_REG CYREG_NVIC_PRI_9\r
+#define USBFS_ep_3__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
+#define USBFS_ep_3__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+#define USBFS_ep_4__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
+#define USBFS_ep_4__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
+#define USBFS_ep_4__INTC_MASK 0x400u\r
+#define USBFS_ep_4__INTC_NUMBER 10u\r
+#define USBFS_ep_4__INTC_PRIOR_NUM 7u\r
+#define USBFS_ep_4__INTC_PRIOR_REG CYREG_NVIC_PRI_10\r
+#define USBFS_ep_4__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
+#define USBFS_ep_4__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+#define USBFS_sof_int__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
+#define USBFS_sof_int__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
+#define USBFS_sof_int__INTC_MASK 0x200000u\r
+#define USBFS_sof_int__INTC_NUMBER 21u\r
+#define USBFS_sof_int__INTC_PRIOR_NUM 7u\r
+#define USBFS_sof_int__INTC_PRIOR_REG CYREG_NVIC_PRI_21\r
+#define USBFS_sof_int__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
+#define USBFS_sof_int__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
+#define USBFS_USB__ARB_CFG CYREG_USB_ARB_CFG\r
+#define USBFS_USB__ARB_EP1_CFG CYREG_USB_ARB_EP1_CFG\r
+#define USBFS_USB__ARB_EP1_INT_EN CYREG_USB_ARB_EP1_INT_EN\r
+#define USBFS_USB__ARB_EP1_SR CYREG_USB_ARB_EP1_SR\r
+#define USBFS_USB__ARB_EP2_CFG CYREG_USB_ARB_EP2_CFG\r
+#define USBFS_USB__ARB_EP2_INT_EN CYREG_USB_ARB_EP2_INT_EN\r
+#define USBFS_USB__ARB_EP2_SR CYREG_USB_ARB_EP2_SR\r
+#define USBFS_USB__ARB_EP3_CFG CYREG_USB_ARB_EP3_CFG\r
+#define USBFS_USB__ARB_EP3_INT_EN CYREG_USB_ARB_EP3_INT_EN\r
+#define USBFS_USB__ARB_EP3_SR CYREG_USB_ARB_EP3_SR\r
+#define USBFS_USB__ARB_EP4_CFG CYREG_USB_ARB_EP4_CFG\r
+#define USBFS_USB__ARB_EP4_INT_EN CYREG_USB_ARB_EP4_INT_EN\r
+#define USBFS_USB__ARB_EP4_SR CYREG_USB_ARB_EP4_SR\r
+#define USBFS_USB__ARB_EP5_CFG CYREG_USB_ARB_EP5_CFG\r
+#define USBFS_USB__ARB_EP5_INT_EN CYREG_USB_ARB_EP5_INT_EN\r
+#define USBFS_USB__ARB_EP5_SR CYREG_USB_ARB_EP5_SR\r
+#define USBFS_USB__ARB_EP6_CFG CYREG_USB_ARB_EP6_CFG\r
+#define USBFS_USB__ARB_EP6_INT_EN CYREG_USB_ARB_EP6_INT_EN\r
+#define USBFS_USB__ARB_EP6_SR CYREG_USB_ARB_EP6_SR\r
+#define USBFS_USB__ARB_EP7_CFG CYREG_USB_ARB_EP7_CFG\r
+#define USBFS_USB__ARB_EP7_INT_EN CYREG_USB_ARB_EP7_INT_EN\r
+#define USBFS_USB__ARB_EP7_SR CYREG_USB_ARB_EP7_SR\r
+#define USBFS_USB__ARB_EP8_CFG CYREG_USB_ARB_EP8_CFG\r
+#define USBFS_USB__ARB_EP8_INT_EN CYREG_USB_ARB_EP8_INT_EN\r
+#define USBFS_USB__ARB_EP8_SR CYREG_USB_ARB_EP8_SR\r
+#define USBFS_USB__ARB_INT_EN CYREG_USB_ARB_INT_EN\r
+#define USBFS_USB__ARB_INT_SR CYREG_USB_ARB_INT_SR\r
+#define USBFS_USB__ARB_RW1_DR CYREG_USB_ARB_RW1_DR\r
+#define USBFS_USB__ARB_RW1_RA CYREG_USB_ARB_RW1_RA\r
+#define USBFS_USB__ARB_RW1_RA_MSB CYREG_USB_ARB_RW1_RA_MSB\r
+#define USBFS_USB__ARB_RW1_WA CYREG_USB_ARB_RW1_WA\r
+#define USBFS_USB__ARB_RW1_WA_MSB CYREG_USB_ARB_RW1_WA_MSB\r
+#define USBFS_USB__ARB_RW2_DR CYREG_USB_ARB_RW2_DR\r
+#define USBFS_USB__ARB_RW2_RA CYREG_USB_ARB_RW2_RA\r
+#define USBFS_USB__ARB_RW2_RA_MSB CYREG_USB_ARB_RW2_RA_MSB\r
+#define USBFS_USB__ARB_RW2_WA CYREG_USB_ARB_RW2_WA\r
+#define USBFS_USB__ARB_RW2_WA_MSB CYREG_USB_ARB_RW2_WA_MSB\r
+#define USBFS_USB__ARB_RW3_DR CYREG_USB_ARB_RW3_DR\r
+#define USBFS_USB__ARB_RW3_RA CYREG_USB_ARB_RW3_RA\r
+#define USBFS_USB__ARB_RW3_RA_MSB CYREG_USB_ARB_RW3_RA_MSB\r
+#define USBFS_USB__ARB_RW3_WA CYREG_USB_ARB_RW3_WA\r
+#define USBFS_USB__ARB_RW3_WA_MSB CYREG_USB_ARB_RW3_WA_MSB\r
+#define USBFS_USB__ARB_RW4_DR CYREG_USB_ARB_RW4_DR\r
+#define USBFS_USB__ARB_RW4_RA CYREG_USB_ARB_RW4_RA\r
+#define USBFS_USB__ARB_RW4_RA_MSB CYREG_USB_ARB_RW4_RA_MSB\r
+#define USBFS_USB__ARB_RW4_WA CYREG_USB_ARB_RW4_WA\r
+#define USBFS_USB__ARB_RW4_WA_MSB CYREG_USB_ARB_RW4_WA_MSB\r
+#define USBFS_USB__ARB_RW5_DR CYREG_USB_ARB_RW5_DR\r
+#define USBFS_USB__ARB_RW5_RA CYREG_USB_ARB_RW5_RA\r
+#define USBFS_USB__ARB_RW5_RA_MSB CYREG_USB_ARB_RW5_RA_MSB\r
+#define USBFS_USB__ARB_RW5_WA CYREG_USB_ARB_RW5_WA\r
+#define USBFS_USB__ARB_RW5_WA_MSB CYREG_USB_ARB_RW5_WA_MSB\r
+#define USBFS_USB__ARB_RW6_DR CYREG_USB_ARB_RW6_DR\r
+#define USBFS_USB__ARB_RW6_RA CYREG_USB_ARB_RW6_RA\r
+#define USBFS_USB__ARB_RW6_RA_MSB CYREG_USB_ARB_RW6_RA_MSB\r
+#define USBFS_USB__ARB_RW6_WA CYREG_USB_ARB_RW6_WA\r
+#define USBFS_USB__ARB_RW6_WA_MSB CYREG_USB_ARB_RW6_WA_MSB\r
+#define USBFS_USB__ARB_RW7_DR CYREG_USB_ARB_RW7_DR\r
+#define USBFS_USB__ARB_RW7_RA CYREG_USB_ARB_RW7_RA\r
+#define USBFS_USB__ARB_RW7_RA_MSB CYREG_USB_ARB_RW7_RA_MSB\r
+#define USBFS_USB__ARB_RW7_WA CYREG_USB_ARB_RW7_WA\r
+#define USBFS_USB__ARB_RW7_WA_MSB CYREG_USB_ARB_RW7_WA_MSB\r
+#define USBFS_USB__ARB_RW8_DR CYREG_USB_ARB_RW8_DR\r
+#define USBFS_USB__ARB_RW8_RA CYREG_USB_ARB_RW8_RA\r
+#define USBFS_USB__ARB_RW8_RA_MSB CYREG_USB_ARB_RW8_RA_MSB\r
+#define USBFS_USB__ARB_RW8_WA CYREG_USB_ARB_RW8_WA\r
+#define USBFS_USB__ARB_RW8_WA_MSB CYREG_USB_ARB_RW8_WA_MSB\r
+#define USBFS_USB__BUF_SIZE CYREG_USB_BUF_SIZE\r
+#define USBFS_USB__BUS_RST_CNT CYREG_USB_BUS_RST_CNT\r
+#define USBFS_USB__CR0 CYREG_USB_CR0\r
+#define USBFS_USB__CR1 CYREG_USB_CR1\r
+#define USBFS_USB__CWA CYREG_USB_CWA\r
+#define USBFS_USB__CWA_MSB CYREG_USB_CWA_MSB\r
+#define USBFS_USB__DMA_THRES CYREG_USB_DMA_THRES\r
+#define USBFS_USB__DMA_THRES_MSB CYREG_USB_DMA_THRES_MSB\r
+#define USBFS_USB__DYN_RECONFIG CYREG_USB_DYN_RECONFIG\r
+#define USBFS_USB__EP_ACTIVE CYREG_USB_EP_ACTIVE\r
+#define USBFS_USB__EP_TYPE CYREG_USB_EP_TYPE\r
+#define USBFS_USB__EP0_CNT CYREG_USB_EP0_CNT\r
+#define USBFS_USB__EP0_CR CYREG_USB_EP0_CR\r
+#define USBFS_USB__EP0_DR0 CYREG_USB_EP0_DR0\r
+#define USBFS_USB__EP0_DR1 CYREG_USB_EP0_DR1\r
+#define USBFS_USB__EP0_DR2 CYREG_USB_EP0_DR2\r
+#define USBFS_USB__EP0_DR3 CYREG_USB_EP0_DR3\r
+#define USBFS_USB__EP0_DR4 CYREG_USB_EP0_DR4\r
+#define USBFS_USB__EP0_DR5 CYREG_USB_EP0_DR5\r
+#define USBFS_USB__EP0_DR6 CYREG_USB_EP0_DR6\r
+#define USBFS_USB__EP0_DR7 CYREG_USB_EP0_DR7\r
+#define USBFS_USB__MEM_DATA CYREG_USB_MEM_DATA_MBASE\r
+#define USBFS_USB__PM_ACT_CFG CYREG_PM_ACT_CFG5\r
+#define USBFS_USB__PM_ACT_MSK 0x01u\r
+#define USBFS_USB__PM_STBY_CFG CYREG_PM_STBY_CFG5\r
+#define USBFS_USB__PM_STBY_MSK 0x01u\r
+#define USBFS_USB__SIE_EP_INT_EN CYREG_USB_SIE_EP_INT_EN\r
+#define USBFS_USB__SIE_EP_INT_SR CYREG_USB_SIE_EP_INT_SR\r
+#define USBFS_USB__SIE_EP1_CNT0 CYREG_USB_SIE_EP1_CNT0\r
+#define USBFS_USB__SIE_EP1_CNT1 CYREG_USB_SIE_EP1_CNT1\r
+#define USBFS_USB__SIE_EP1_CR0 CYREG_USB_SIE_EP1_CR0\r
+#define USBFS_USB__SIE_EP2_CNT0 CYREG_USB_SIE_EP2_CNT0\r
+#define USBFS_USB__SIE_EP2_CNT1 CYREG_USB_SIE_EP2_CNT1\r
+#define USBFS_USB__SIE_EP2_CR0 CYREG_USB_SIE_EP2_CR0\r
+#define USBFS_USB__SIE_EP3_CNT0 CYREG_USB_SIE_EP3_CNT0\r
+#define USBFS_USB__SIE_EP3_CNT1 CYREG_USB_SIE_EP3_CNT1\r
+#define USBFS_USB__SIE_EP3_CR0 CYREG_USB_SIE_EP3_CR0\r
+#define USBFS_USB__SIE_EP4_CNT0 CYREG_USB_SIE_EP4_CNT0\r
+#define USBFS_USB__SIE_EP4_CNT1 CYREG_USB_SIE_EP4_CNT1\r
+#define USBFS_USB__SIE_EP4_CR0 CYREG_USB_SIE_EP4_CR0\r
+#define USBFS_USB__SIE_EP5_CNT0 CYREG_USB_SIE_EP5_CNT0\r
+#define USBFS_USB__SIE_EP5_CNT1 CYREG_USB_SIE_EP5_CNT1\r
+#define USBFS_USB__SIE_EP5_CR0 CYREG_USB_SIE_EP5_CR0\r
+#define USBFS_USB__SIE_EP6_CNT0 CYREG_USB_SIE_EP6_CNT0\r
+#define USBFS_USB__SIE_EP6_CNT1 CYREG_USB_SIE_EP6_CNT1\r
+#define USBFS_USB__SIE_EP6_CR0 CYREG_USB_SIE_EP6_CR0\r
+#define USBFS_USB__SIE_EP7_CNT0 CYREG_USB_SIE_EP7_CNT0\r
+#define USBFS_USB__SIE_EP7_CNT1 CYREG_USB_SIE_EP7_CNT1\r
+#define USBFS_USB__SIE_EP7_CR0 CYREG_USB_SIE_EP7_CR0\r
+#define USBFS_USB__SIE_EP8_CNT0 CYREG_USB_SIE_EP8_CNT0\r
+#define USBFS_USB__SIE_EP8_CNT1 CYREG_USB_SIE_EP8_CNT1\r
+#define USBFS_USB__SIE_EP8_CR0 CYREG_USB_SIE_EP8_CR0\r
+#define USBFS_USB__SOF0 CYREG_USB_SOF0\r
+#define USBFS_USB__SOF1 CYREG_USB_SOF1\r
+#define USBFS_USB__USB_CLK_EN CYREG_USB_USB_CLK_EN\r
+#define USBFS_USB__USBIO_CR0 CYREG_USB_USBIO_CR0\r
+#define USBFS_USB__USBIO_CR1 CYREG_USB_USBIO_CR1\r
+\r
 /* scsiTarget */\r
 #define scsiTarget_datapath__16BIT_A0_REG CYREG_B0_UDB00_01_A0\r
 #define scsiTarget_datapath__16BIT_A1_REG CYREG_B0_UDB00_01_A1\r
 #define scsiTarget_StatusReg__STATUS_CONTROL_REG CYREG_B0_UDB07_ST_CTL\r
 #define scsiTarget_StatusReg__STATUS_REG CYREG_B0_UDB07_ST\r
 \r
-/* Debug_Timer_Interrupt */\r
-#define Debug_Timer_Interrupt__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
-#define Debug_Timer_Interrupt__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
-#define Debug_Timer_Interrupt__INTC_MASK 0x02u\r
-#define Debug_Timer_Interrupt__INTC_NUMBER 1u\r
-#define Debug_Timer_Interrupt__INTC_PRIOR_NUM 7u\r
-#define Debug_Timer_Interrupt__INTC_PRIOR_REG CYREG_NVIC_PRI_1\r
-#define Debug_Timer_Interrupt__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
-#define Debug_Timer_Interrupt__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
-\r
-/* Debug_Timer_TimerHW */\r
-#define Debug_Timer_TimerHW__CAP0 CYREG_TMR0_CAP0\r
-#define Debug_Timer_TimerHW__CAP1 CYREG_TMR0_CAP1\r
-#define Debug_Timer_TimerHW__CFG0 CYREG_TMR0_CFG0\r
-#define Debug_Timer_TimerHW__CFG1 CYREG_TMR0_CFG1\r
-#define Debug_Timer_TimerHW__CFG2 CYREG_TMR0_CFG2\r
-#define Debug_Timer_TimerHW__CNT_CMP0 CYREG_TMR0_CNT_CMP0\r
-#define Debug_Timer_TimerHW__CNT_CMP1 CYREG_TMR0_CNT_CMP1\r
-#define Debug_Timer_TimerHW__PER0 CYREG_TMR0_PER0\r
-#define Debug_Timer_TimerHW__PER1 CYREG_TMR0_PER1\r
-#define Debug_Timer_TimerHW__PM_ACT_CFG CYREG_PM_ACT_CFG3\r
-#define Debug_Timer_TimerHW__PM_ACT_MSK 0x01u\r
-#define Debug_Timer_TimerHW__PM_STBY_CFG CYREG_PM_STBY_CFG3\r
-#define Debug_Timer_TimerHW__PM_STBY_MSK 0x01u\r
-#define Debug_Timer_TimerHW__RT0 CYREG_TMR0_RT0\r
-#define Debug_Timer_TimerHW__RT1 CYREG_TMR0_RT1\r
-#define Debug_Timer_TimerHW__SR0 CYREG_TMR0_SR0\r
-\r
-/* SCSI_RX_DMA */\r
-#define SCSI_RX_DMA__DRQ_CTL CYREG_IDMUX_DRQ_CTL0\r
-#define SCSI_RX_DMA__DRQ_NUMBER 0u\r
-#define SCSI_RX_DMA__NUMBEROF_TDS 0u\r
-#define SCSI_RX_DMA__PRIORITY 2u\r
-#define SCSI_RX_DMA__TERMIN_EN 0u\r
-#define SCSI_RX_DMA__TERMIN_SEL 0u\r
-#define SCSI_RX_DMA__TERMOUT0_EN 1u\r
-#define SCSI_RX_DMA__TERMOUT0_SEL 0u\r
-#define SCSI_RX_DMA__TERMOUT1_EN 0u\r
-#define SCSI_RX_DMA__TERMOUT1_SEL 0u\r
-\r
-/* SCSI_RX_DMA_COMPLETE */\r
-#define SCSI_RX_DMA_COMPLETE__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
-#define SCSI_RX_DMA_COMPLETE__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
-#define SCSI_RX_DMA_COMPLETE__INTC_MASK 0x01u\r
-#define SCSI_RX_DMA_COMPLETE__INTC_NUMBER 0u\r
-#define SCSI_RX_DMA_COMPLETE__INTC_PRIOR_NUM 7u\r
-#define SCSI_RX_DMA_COMPLETE__INTC_PRIOR_REG CYREG_NVIC_PRI_0\r
-#define SCSI_RX_DMA_COMPLETE__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
-#define SCSI_RX_DMA_COMPLETE__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
-\r
-/* SCSI_TX_DMA */\r
-#define SCSI_TX_DMA__DRQ_CTL CYREG_IDMUX_DRQ_CTL0\r
-#define SCSI_TX_DMA__DRQ_NUMBER 1u\r
-#define SCSI_TX_DMA__NUMBEROF_TDS 0u\r
-#define SCSI_TX_DMA__PRIORITY 2u\r
-#define SCSI_TX_DMA__TERMIN_EN 0u\r
-#define SCSI_TX_DMA__TERMIN_SEL 0u\r
-#define SCSI_TX_DMA__TERMOUT0_EN 1u\r
-#define SCSI_TX_DMA__TERMOUT0_SEL 1u\r
-#define SCSI_TX_DMA__TERMOUT1_EN 0u\r
-#define SCSI_TX_DMA__TERMOUT1_SEL 0u\r
-\r
-/* SCSI_TX_DMA_COMPLETE */\r
-#define SCSI_TX_DMA_COMPLETE__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
-#define SCSI_TX_DMA_COMPLETE__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
-#define SCSI_TX_DMA_COMPLETE__INTC_MASK 0x10u\r
-#define SCSI_TX_DMA_COMPLETE__INTC_NUMBER 4u\r
-#define SCSI_TX_DMA_COMPLETE__INTC_PRIOR_NUM 7u\r
-#define SCSI_TX_DMA_COMPLETE__INTC_PRIOR_REG CYREG_NVIC_PRI_4\r
-#define SCSI_TX_DMA_COMPLETE__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
-#define SCSI_TX_DMA_COMPLETE__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
-\r
-/* SD_Data_Clk */\r
-#define SD_Data_Clk__CFG0 CYREG_CLKDIST_DCFG0_CFG0\r
-#define SD_Data_Clk__CFG1 CYREG_CLKDIST_DCFG0_CFG1\r
-#define SD_Data_Clk__CFG2 CYREG_CLKDIST_DCFG0_CFG2\r
-#define SD_Data_Clk__CFG2_SRC_SEL_MASK 0x07u\r
-#define SD_Data_Clk__INDEX 0x00u\r
-#define SD_Data_Clk__PM_ACT_CFG CYREG_PM_ACT_CFG2\r
-#define SD_Data_Clk__PM_ACT_MSK 0x01u\r
-#define SD_Data_Clk__PM_STBY_CFG CYREG_PM_STBY_CFG2\r
-#define SD_Data_Clk__PM_STBY_MSK 0x01u\r
-\r
 /* timer_clock */\r
 #define timer_clock__CFG0 CYREG_CLKDIST_DCFG2_CFG0\r
 #define timer_clock__CFG1 CYREG_CLKDIST_DCFG2_CFG1\r
 #define timer_clock__PM_STBY_CFG CYREG_PM_STBY_CFG2\r
 #define timer_clock__PM_STBY_MSK 0x04u\r
 \r
-/* SCSI_RST_ISR */\r
-#define SCSI_RST_ISR__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
-#define SCSI_RST_ISR__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
-#define SCSI_RST_ISR__INTC_MASK 0x04u\r
-#define SCSI_RST_ISR__INTC_NUMBER 2u\r
-#define SCSI_RST_ISR__INTC_PRIOR_NUM 7u\r
-#define SCSI_RST_ISR__INTC_PRIOR_REG CYREG_NVIC_PRI_2\r
-#define SCSI_RST_ISR__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
-#define SCSI_RST_ISR__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
-\r
-/* SCSI_SEL_ISR */\r
-#define SCSI_SEL_ISR__INTC_CLR_EN_REG CYREG_NVIC_CLRENA0\r
-#define SCSI_SEL_ISR__INTC_CLR_PD_REG CYREG_NVIC_CLRPEND0\r
-#define SCSI_SEL_ISR__INTC_MASK 0x08u\r
-#define SCSI_SEL_ISR__INTC_NUMBER 3u\r
-#define SCSI_SEL_ISR__INTC_PRIOR_NUM 7u\r
-#define SCSI_SEL_ISR__INTC_PRIOR_REG CYREG_NVIC_PRI_3\r
-#define SCSI_SEL_ISR__INTC_SET_EN_REG CYREG_NVIC_SETENA0\r
-#define SCSI_SEL_ISR__INTC_SET_PD_REG CYREG_NVIC_SETPEND0\r
-\r
-/* SCSI_Filtered */\r
-#define SCSI_Filtered_sts_sts_reg__0__MASK 0x01u\r
-#define SCSI_Filtered_sts_sts_reg__0__POS 0\r
-#define SCSI_Filtered_sts_sts_reg__1__MASK 0x02u\r
-#define SCSI_Filtered_sts_sts_reg__1__POS 1\r
-#define SCSI_Filtered_sts_sts_reg__16BIT_STATUS_AUX_CTL_REG CYREG_B0_UDB02_03_ACTL\r
-#define SCSI_Filtered_sts_sts_reg__16BIT_STATUS_REG CYREG_B0_UDB02_03_ST\r
-#define SCSI_Filtered_sts_sts_reg__2__MASK 0x04u\r
-#define SCSI_Filtered_sts_sts_reg__2__POS 2\r
-#define SCSI_Filtered_sts_sts_reg__3__MASK 0x08u\r
-#define SCSI_Filtered_sts_sts_reg__3__POS 3\r
-#define SCSI_Filtered_sts_sts_reg__4__MASK 0x10u\r
-#define SCSI_Filtered_sts_sts_reg__4__POS 4\r
-#define SCSI_Filtered_sts_sts_reg__MASK 0x1Fu\r
-#define SCSI_Filtered_sts_sts_reg__MASK_REG CYREG_B0_UDB02_MSK\r
-#define SCSI_Filtered_sts_sts_reg__STATUS_AUX_CTL_REG CYREG_B0_UDB02_ACTL\r
-#define SCSI_Filtered_sts_sts_reg__STATUS_REG CYREG_B0_UDB02_ST\r
-\r
-/* SCSI_CTL_PHASE */\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__0__MASK 0x01u\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__0__POS 0\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__1__MASK 0x02u\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__1__POS 1\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_CONTROL_AUX_CTL_REG CYREG_B0_UDB05_06_ACTL\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_CONTROL_CONTROL_REG CYREG_B0_UDB05_06_CTL\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_CONTROL_COUNT_REG CYREG_B0_UDB05_06_CTL\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_COUNT_CONTROL_REG CYREG_B0_UDB05_06_CTL\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_COUNT_COUNT_REG CYREG_B0_UDB05_06_CTL\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_MASK_MASK_REG CYREG_B0_UDB05_06_MSK\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_MASK_PERIOD_REG CYREG_B0_UDB05_06_MSK\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_PERIOD_MASK_REG CYREG_B0_UDB05_06_MSK\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__16BIT_PERIOD_PERIOD_REG CYREG_B0_UDB05_06_MSK\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__2__MASK 0x04u\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__2__POS 2\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__CONTROL_AUX_CTL_REG CYREG_B0_UDB05_ACTL\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__CONTROL_REG CYREG_B0_UDB05_CTL\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__CONTROL_ST_REG CYREG_B0_UDB05_ST_CTL\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__COUNT_REG CYREG_B0_UDB05_CTL\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__COUNT_ST_REG CYREG_B0_UDB05_ST_CTL\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__MASK 0x07u\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__MASK_CTL_AUX_CTL_REG CYREG_B0_UDB05_MSK_ACTL\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__PER_CTL_AUX_CTL_REG CYREG_B0_UDB05_MSK_ACTL\r
-#define SCSI_CTL_PHASE_Sync_ctrl_reg__PERIOD_REG CYREG_B0_UDB05_MSK\r
-\r
-/* SCSI_Glitch_Ctl */\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__0__MASK 0x01u\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__0__POS 0\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_CONTROL_AUX_CTL_REG CYREG_B0_UDB07_08_ACTL\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_CONTROL_CONTROL_REG CYREG_B0_UDB07_08_CTL\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_CONTROL_COUNT_REG CYREG_B0_UDB07_08_CTL\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_COUNT_CONTROL_REG CYREG_B0_UDB07_08_CTL\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_COUNT_COUNT_REG CYREG_B0_UDB07_08_CTL\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_MASK_MASK_REG CYREG_B0_UDB07_08_MSK\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_MASK_PERIOD_REG CYREG_B0_UDB07_08_MSK\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_PERIOD_MASK_REG CYREG_B0_UDB07_08_MSK\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__16BIT_PERIOD_PERIOD_REG CYREG_B0_UDB07_08_MSK\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__CONTROL_AUX_CTL_REG CYREG_B0_UDB07_ACTL\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__CONTROL_REG CYREG_B0_UDB07_CTL\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__CONTROL_ST_REG CYREG_B0_UDB07_ST_CTL\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__COUNT_REG CYREG_B0_UDB07_CTL\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__COUNT_ST_REG CYREG_B0_UDB07_ST_CTL\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__MASK 0x01u\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__MASK_CTL_AUX_CTL_REG CYREG_B0_UDB07_MSK_ACTL\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__PER_CTL_AUX_CTL_REG CYREG_B0_UDB07_MSK_ACTL\r
-#define SCSI_Glitch_Ctl_Sync_ctrl_reg__PERIOD_REG CYREG_B0_UDB07_MSK\r
-\r
-/* SCSI_Parity_Error */\r
-#define SCSI_Parity_Error_sts_sts_reg__0__MASK 0x01u\r
-#define SCSI_Parity_Error_sts_sts_reg__0__POS 0\r
-#define SCSI_Parity_Error_sts_sts_reg__16BIT_STATUS_AUX_CTL_REG CYREG_B0_UDB01_02_ACTL\r
-#define SCSI_Parity_Error_sts_sts_reg__16BIT_STATUS_REG CYREG_B0_UDB01_02_ST\r
-#define SCSI_Parity_Error_sts_sts_reg__MASK 0x01u\r
-#define SCSI_Parity_Error_sts_sts_reg__MASK_REG CYREG_B0_UDB01_MSK\r
-#define SCSI_Parity_Error_sts_sts_reg__STATUS_AUX_CTL_REG CYREG_B0_UDB01_ACTL\r
-#define SCSI_Parity_Error_sts_sts_reg__STATUS_REG CYREG_B0_UDB01_ST\r
-\r
 /* Miscellaneous */\r
 #define BCLK__BUS_CLK__HZ 50000000U\r
 #define BCLK__BUS_CLK__KHZ 50000U\r
 #define BCLK__BUS_CLK__MHZ 50U\r
 #define CY_PROJECT_NAME "SCSI2SD"\r
-#define CY_VERSION "PSoC Creator  4.0 Update 1"\r
+#define CY_VERSION "PSoC Creator  4.1"\r
 #define CYDEV_CHIP_DIE_LEOPARD 1u\r
-#define CYDEV_CHIP_DIE_PSOC4A 12u\r
-#define CYDEV_CHIP_DIE_PSOC5LP 19u\r
-#define CYDEV_CHIP_DIE_PSOC5TM 20u\r
-#define CYDEV_CHIP_DIE_TMA4 2u\r
+#define CYDEV_CHIP_DIE_PSOC4A 16u\r
+#define CYDEV_CHIP_DIE_PSOC5LP 2u\r
+#define CYDEV_CHIP_DIE_PSOC5TM 3u\r
+#define CYDEV_CHIP_DIE_TMA4 4u\r
 #define CYDEV_CHIP_DIE_UNKNOWN 0u\r
-#define CYDEV_CHIP_FAMILY_FM0P 4u\r
-#define CYDEV_CHIP_FAMILY_FM3 5u\r
-#define CYDEV_CHIP_FAMILY_FM4 6u\r
+#define CYDEV_CHIP_FAMILY_FM0P 5u\r
+#define CYDEV_CHIP_FAMILY_FM3 6u\r
+#define CYDEV_CHIP_FAMILY_FM4 7u\r
 #define CYDEV_CHIP_FAMILY_PSOC3 1u\r
 #define CYDEV_CHIP_FAMILY_PSOC4 2u\r
 #define CYDEV_CHIP_FAMILY_PSOC5 3u\r
+#define CYDEV_CHIP_FAMILY_PSOC6 4u\r
 #define CYDEV_CHIP_FAMILY_UNKNOWN 0u\r
 #define CYDEV_CHIP_FAMILY_USED CYDEV_CHIP_FAMILY_PSOC5\r
 #define CYDEV_CHIP_JTAG_ID 0x2E133069u\r
 #define CYDEV_CHIP_MEMBER_3A 1u\r
-#define CYDEV_CHIP_MEMBER_4A 12u\r
-#define CYDEV_CHIP_MEMBER_4C 18u\r
-#define CYDEV_CHIP_MEMBER_4D 8u\r
-#define CYDEV_CHIP_MEMBER_4E 4u\r
-#define CYDEV_CHIP_MEMBER_4F 13u\r
-#define CYDEV_CHIP_MEMBER_4G 2u\r
-#define CYDEV_CHIP_MEMBER_4H 11u\r
-#define CYDEV_CHIP_MEMBER_4I 17u\r
-#define CYDEV_CHIP_MEMBER_4J 9u\r
-#define CYDEV_CHIP_MEMBER_4K 10u\r
-#define CYDEV_CHIP_MEMBER_4L 16u\r
-#define CYDEV_CHIP_MEMBER_4M 15u\r
-#define CYDEV_CHIP_MEMBER_4N 6u\r
-#define CYDEV_CHIP_MEMBER_4O 5u\r
-#define CYDEV_CHIP_MEMBER_4P 14u\r
-#define CYDEV_CHIP_MEMBER_4Q 7u\r
-#define CYDEV_CHIP_MEMBER_4U 3u\r
-#define CYDEV_CHIP_MEMBER_5A 20u\r
-#define CYDEV_CHIP_MEMBER_5B 19u\r
-#define CYDEV_CHIP_MEMBER_FM3 24u\r
-#define CYDEV_CHIP_MEMBER_FM4 25u\r
-#define CYDEV_CHIP_MEMBER_PDL_FM0P_TYPE1 21u\r
-#define CYDEV_CHIP_MEMBER_PDL_FM0P_TYPE2 22u\r
-#define CYDEV_CHIP_MEMBER_PDL_FM0P_TYPE3 23u\r
+#define CYDEV_CHIP_MEMBER_4A 16u\r
+#define CYDEV_CHIP_MEMBER_4D 12u\r
+#define CYDEV_CHIP_MEMBER_4E 6u\r
+#define CYDEV_CHIP_MEMBER_4F 17u\r
+#define CYDEV_CHIP_MEMBER_4G 4u\r
+#define CYDEV_CHIP_MEMBER_4H 15u\r
+#define CYDEV_CHIP_MEMBER_4I 21u\r
+#define CYDEV_CHIP_MEMBER_4J 13u\r
+#define CYDEV_CHIP_MEMBER_4K 14u\r
+#define CYDEV_CHIP_MEMBER_4L 20u\r
+#define CYDEV_CHIP_MEMBER_4M 19u\r
+#define CYDEV_CHIP_MEMBER_4N 9u\r
+#define CYDEV_CHIP_MEMBER_4O 7u\r
+#define CYDEV_CHIP_MEMBER_4P 18u\r
+#define CYDEV_CHIP_MEMBER_4Q 11u\r
+#define CYDEV_CHIP_MEMBER_4R 8u\r
+#define CYDEV_CHIP_MEMBER_4S 10u\r
+#define CYDEV_CHIP_MEMBER_4U 5u\r
+#define CYDEV_CHIP_MEMBER_5A 3u\r
+#define CYDEV_CHIP_MEMBER_5B 2u\r
+#define CYDEV_CHIP_MEMBER_6A 22u\r
+#define CYDEV_CHIP_MEMBER_FM3 26u\r
+#define CYDEV_CHIP_MEMBER_FM4 27u\r
+#define CYDEV_CHIP_MEMBER_PDL_FM0P_TYPE1 23u\r
+#define CYDEV_CHIP_MEMBER_PDL_FM0P_TYPE2 24u\r
+#define CYDEV_CHIP_MEMBER_PDL_FM0P_TYPE3 25u\r
 #define CYDEV_CHIP_MEMBER_UNKNOWN 0u\r
 #define CYDEV_CHIP_MEMBER_USED CYDEV_CHIP_MEMBER_5B\r
 #define CYDEV_CHIP_DIE_EXPECT CYDEV_CHIP_MEMBER_USED\r
 #define CYDEV_CHIP_REVISION_3A_PRODUCTION 3u\r
 #define CYDEV_CHIP_REVISION_4A_ES0 17u\r
 #define CYDEV_CHIP_REVISION_4A_PRODUCTION 17u\r
-#define CYDEV_CHIP_REVISION_4C_PRODUCTION 0u\r
 #define CYDEV_CHIP_REVISION_4D_PRODUCTION 0u\r
 #define CYDEV_CHIP_REVISION_4E_PRODUCTION 0u\r
 #define CYDEV_CHIP_REVISION_4F_PRODUCTION 0u\r
 #define CYDEV_CHIP_REVISION_4O_PRODUCTION 0u\r
 #define CYDEV_CHIP_REVISION_4P_PRODUCTION 0u\r
 #define CYDEV_CHIP_REVISION_4Q_PRODUCTION 0u\r
+#define CYDEV_CHIP_REVISION_4R_PRODUCTION 0u\r
+#define CYDEV_CHIP_REVISION_4S_PRODUCTION 0u\r
 #define CYDEV_CHIP_REVISION_4U_PRODUCTION 0u\r
 #define CYDEV_CHIP_REVISION_5A_ES0 0u\r
 #define CYDEV_CHIP_REVISION_5A_ES1 1u\r
 #define CYDEV_CHIP_REVISION_5A_PRODUCTION 1u\r
 #define CYDEV_CHIP_REVISION_5B_ES0 0u\r
 #define CYDEV_CHIP_REVISION_5B_PRODUCTION 0u\r
+#define CYDEV_CHIP_REVISION_6A_NO_UDB 0u\r
+#define CYDEV_CHIP_REVISION_6A_PRODUCTION 0u\r
 #define CYDEV_CHIP_REVISION_FM3_PRODUCTION 0u\r
 #define CYDEV_CHIP_REVISION_FM4_PRODUCTION 0u\r
 #define CYDEV_CHIP_REVISION_PDL_FM0P_TYPE1_PRODUCTION 0u\r
 #define CYDEV_ECC_ENABLE 0\r
 #define CYDEV_HEAP_SIZE 0x0400\r
 #define CYDEV_INSTRUCT_CACHE_ENABLED 1\r
-#define CYDEV_INTR_RISING 0x0000007Eu\r
+#define CYDEV_INTR_RISING 0x0000007Fu\r
 #define CYDEV_IS_EXPORTING_CODE 0\r
 #define CYDEV_IS_IMPORTING_CODE 0\r
 #define CYDEV_PROJ_TYPE 2\r
index 3b157aa..5800f1e 100755 (executable)
@@ -1,7 +1,8 @@
+\r
 /*******************************************************************************\r
 * File Name: cyfitter_cfg.c\r
 * \r
-* PSoC Creator  4.0 Update 1\r
+* PSoC Creator  4.1\r
 *\r
 * Description:\r
 * This file contains device initialization code.\r
@@ -9,7 +10,7 @@
 * This file is automatically generated by PSoC Creator.\r
 *\r
 ********************************************************************************\r
-* Copyright (c) 2007-2016 Cypress Semiconductor.  All rights reserved.\r
+* Copyright (c) 2007-2017 Cypress Semiconductor.  All rights reserved.\r
 * You may use this file only in accordance with the license, terms, conditions, \r
 * disclaimers, and limitations in the end user license agreement accompanying \r
 * the software package with which this file was provided.\r
     #error Unsupported toolchain\r
 #endif\r
 \r
+#ifndef CYCODE\r
+    #define CYCODE\r
+#endif\r
+#ifndef CYDATA\r
+    #define CYDATA\r
+#endif\r
+#ifndef CYFAR\r
+    #define CYFAR\r
+#endif\r
+#ifndef CYXDATA\r
+    #define CYXDATA\r
+#endif\r
+\r
 \r
 CY_CFG_UNUSED\r
 static void CYMEMZERO(void *s, size_t n);\r
@@ -86,6 +100,7 @@ static void CYCONFIGCPYCODE(void *dest, const void *src, size_t n)
 #define CYCLOCKSTART_XTAL_ERROR  1u\r
 #define CYCLOCKSTART_32KHZ_ERROR 2u\r
 #define CYCLOCKSTART_PLL_ERROR   3u\r
+#define CYCLOCKSTART_FLL_ERROR   4u\r
 \r
 \r
 #ifdef CY_NEED_CYCLOCKSTARTUPERROR\r
@@ -109,17 +124,21 @@ static void CyClockStartupError(uint8 errorCode);
 CY_CFG_UNUSED\r
 static void CyClockStartupError(uint8 errorCode)\r
 {\r
-    /* To remove the compiler warning if errorCode not used.                */\r
+    /* To remove the compiler warning if errorCode not used. */\r
+#if defined(CY_PSOC3) && (CY_PSOC3)\r
     errorCode = errorCode;\r
+#else\r
+    (void)errorCode;\r
+#endif /* CY_PSOC3 */\r
 \r
     /* If we have a clock startup error (bad MHz crystal, PLL lock, etc.),  */\r
     /* we will end up here to allow the customer to implement something to  */\r
     /* deal with the clock condition.                                       */\r
 \r
 #ifdef CY_CFG_CLOCK_STARTUP_ERROR_CALLBACK\r
-       CY_CFG_Clock_Startup_ErrorCallback();\r
+    CY_CFG_Clock_Startup_ErrorCallback();\r
 #else\r
-       /*  If not using CY_CFG_CLOCK_STARTUP_ERROR_CALLBACK, place your clock startup code here. */\r
+    /*  If not using CY_CFG_CLOCK_STARTUP_ERROR_CALLBACK, place your clock startup code here. */\r
     /* `#START CyClockStartupError` */\r
 \r
     /* If we have a clock startup error (bad MHz crystal, PLL lock, etc.),  */\r
@@ -128,10 +147,8 @@ static void CyClockStartupError(uint8 errorCode)
 \r
     /* `#END` */\r
 \r
-    /* If nothing else, stop here since the clocks have not started         */\r
-    /* correctly.                                                           */\r
     while(1) {}\r
-#endif /* CY_CFG_CLOCK_STARTUP_ERROR_CALLBACK */ \r
+#endif /* CY_CFG_CLOCK_STARTUP_ERROR_CALLBACK */\r
 }\r
 #endif\r
 \r
@@ -170,7 +187,7 @@ static void cfg_write_bytes32(const uint32 addr_table[], const cy_cfg_addrvalue_
                baseAddr &= 0xFFFFFF00u;\r
                while (count != 0u)\r
                {\r
-                       CY_SET_XTND_REG8((void CYFAR *)(baseAddr + data_table[j].offset), data_table[j].value);\r
+                       CY_SET_REG8((void *)(baseAddr + data_table[j].offset), data_table[j].value);\r
                        j++;\r
                        count--;\r
                }\r
@@ -205,8 +222,8 @@ static void ClockSetup(void)
        CY_SET_XTND_REG8((void CYFAR *)(CYREG_CLKDIST_DCFG0_CFG0 + 0x2u), 0x58u);\r
        CY_SET_XTND_REG16((void CYFAR *)(CYREG_CLKDIST_DCFG1_CFG0), 0x0001u);\r
        CY_SET_XTND_REG8((void CYFAR *)(CYREG_CLKDIST_DCFG1_CFG0 + 0x2u), 0x18u);\r
-       CY_SET_XTND_REG16((void CYFAR *)(CYREG_CLKDIST_DCFG2_CFG0), 0x0017u);\r
-       CY_SET_XTND_REG8((void CYFAR *)(CYREG_CLKDIST_DCFG2_CFG0 + 0x2u), 0x19u);\r
+       CY_SET_XTND_REG16((void CYFAR *)(CYREG_CLKDIST_DCFG2_CFG0), 0x0031u);\r
+       CY_SET_XTND_REG8((void CYFAR *)(CYREG_CLKDIST_DCFG2_CFG0 + 0x2u), 0x18u);\r
 \r
        /* Configure ILO based on settings from Clock DWR */\r
        CY_SET_XTND_REG8((void CYFAR *)(CYREG_SLOWCLK_ILO_CR0), 0x06u);\r
@@ -305,7 +322,7 @@ void SetAnalogRoutingPumps(uint8 enabled)
        CY_SET_XTND_REG8((void CYFAR *)CYREG_PUMP_CR0, regValue);\r
 }\r
 \r
-#define CY_AMUX_UNUSED CYREG_BOOST_SR\r
+\r
 \r
 \r
 /*******************************************************************************\r
@@ -317,7 +334,7 @@ void SetAnalogRoutingPumps(uint8 enabled)
 *  settings.  This includes settings from the Design Wide Resources (DWR) such\r
 *  as Clocks and Pins as well as any component configuration that is necessary.\r
 *\r
-* Parameters:  \r
+* Parameters:\r
 *   void\r
 *\r
 * Return:\r
@@ -402,38 +419,38 @@ void cyfitter_cfg(void)
                        0x40006401u, /* Base address: 0x40006400 Count: 1 */\r
                        0x40006501u, /* Base address: 0x40006500 Count: 1 */\r
                        0x4001004Au, /* Base address: 0x40010000 Count: 74 */\r
-                       0x40010142u, /* Base address: 0x40010100 Count: 66 */\r
+                       0x4001013Bu, /* Base address: 0x40010100 Count: 59 */\r
                        0x40010248u, /* Base address: 0x40010200 Count: 72 */\r
-                       0x40010355u, /* Base address: 0x40010300 Count: 85 */\r
+                       0x40010353u, /* Base address: 0x40010300 Count: 83 */\r
                        0x4001045Du, /* Base address: 0x40010400 Count: 93 */\r
-                       0x4001055Au, /* Base address: 0x40010500 Count: 90 */\r
+                       0x40010560u, /* Base address: 0x40010500 Count: 96 */\r
                        0x40010657u, /* Base address: 0x40010600 Count: 87 */\r
-                       0x4001075Au, /* Base address: 0x40010700 Count: 90 */\r
+                       0x40010750u, /* Base address: 0x40010700 Count: 80 */\r
                        0x40010851u, /* Base address: 0x40010800 Count: 81 */\r
-                       0x40010953u, /* Base address: 0x40010900 Count: 83 */\r
+                       0x40010955u, /* Base address: 0x40010900 Count: 85 */\r
                        0x40010A4Au, /* Base address: 0x40010A00 Count: 74 */\r
-                       0x40010B45u, /* Base address: 0x40010B00 Count: 69 */\r
-                       0x40010D13u, /* Base address: 0x40010D00 Count: 19 */\r
+                       0x40010B47u, /* Base address: 0x40010B00 Count: 71 */\r
+                       0x40010D11u, /* Base address: 0x40010D00 Count: 17 */\r
                        0x40010F06u, /* Base address: 0x40010F00 Count: 6 */\r
                        0x4001141Au, /* Base address: 0x40011400 Count: 26 */\r
-                       0x40011550u, /* Base address: 0x40011500 Count: 80 */\r
-                       0x4001164Fu, /* Base address: 0x40011600 Count: 79 */\r
-                       0x40011758u, /* Base address: 0x40011700 Count: 88 */\r
+                       0x40011557u, /* Base address: 0x40011500 Count: 87 */\r
+                       0x4001164Eu, /* Base address: 0x40011600 Count: 78 */\r
+                       0x40011751u, /* Base address: 0x40011700 Count: 81 */\r
                        0x40011849u, /* Base address: 0x40011800 Count: 73 */\r
-                       0x40011955u, /* Base address: 0x40011900 Count: 85 */\r
+                       0x40011950u, /* Base address: 0x40011900 Count: 80 */\r
                        0x40011B09u, /* Base address: 0x40011B00 Count: 9 */\r
-                       0x4001401Cu, /* Base address: 0x40014000 Count: 28 */\r
-                       0x4001411Du, /* Base address: 0x40014100 Count: 29 */\r
+                       0x4001401Bu, /* Base address: 0x40014000 Count: 27 */\r
+                       0x40014120u, /* Base address: 0x40014100 Count: 32 */\r
                        0x40014214u, /* Base address: 0x40014200 Count: 20 */\r
-                       0x40014309u, /* Base address: 0x40014300 Count: 9 */\r
+                       0x4001430Cu, /* Base address: 0x40014300 Count: 12 */\r
                        0x4001440Du, /* Base address: 0x40014400 Count: 13 */\r
-                       0x40014515u, /* Base address: 0x40014500 Count: 21 */\r
-                       0x40014613u, /* Base address: 0x40014600 Count: 19 */\r
-                       0x40014711u, /* Base address: 0x40014700 Count: 17 */\r
-                       0x40014808u, /* Base address: 0x40014800 Count: 8 */\r
-                       0x4001490Au, /* Base address: 0x40014900 Count: 10 */\r
-                       0x40014C06u, /* Base address: 0x40014C00 Count: 6 */\r
-                       0x40014D06u, /* Base address: 0x40014D00 Count: 6 */\r
+                       0x40014517u, /* Base address: 0x40014500 Count: 23 */\r
+                       0x40014614u, /* Base address: 0x40014600 Count: 20 */\r
+                       0x40014713u, /* Base address: 0x40014700 Count: 19 */\r
+                       0x4001480Au, /* Base address: 0x40014800 Count: 10 */\r
+                       0x4001490Bu, /* Base address: 0x40014900 Count: 11 */\r
+                       0x40014C05u, /* Base address: 0x40014C00 Count: 5 */\r
+                       0x40014D05u, /* Base address: 0x40014D00 Count: 5 */\r
                        0x40015006u, /* Base address: 0x40015000 Count: 6 */\r
                        0x40015104u, /* Base address: 0x40015100 Count: 4 */\r
                };\r
@@ -448,10 +465,10 @@ void cyfitter_cfg(void)
                        {0x19u, 0x04u},\r
                        {0x1Cu, 0x71u},\r
                        {0x20u, 0xA0u},\r
-                       {0x21u, 0x98u},\r
+                       {0x21u, 0x90u},\r
                        {0x2Cu, 0x0Eu},\r
-                       {0x30u, 0x05u},\r
-                       {0x31u, 0x09u},\r
+                       {0x30u, 0x09u},\r
+                       {0x31u, 0x05u},\r
                        {0x34u, 0x80u},\r
                        {0x7Cu, 0x40u},\r
                        {0x20u, 0x01u},\r
@@ -464,19 +481,19 @@ void cyfitter_cfg(void)
                        {0x09u, 0x55u},\r
                        {0x0Au, 0x24u},\r
                        {0x0Bu, 0xAAu},\r
-                       {0x0Fu, 0xFFu},\r
-                       {0x10u, 0x24u},\r
                        {0x11u, 0x0Fu},\r
-                       {0x12u, 0x09u},\r
                        {0x13u, 0xF0u},\r
                        {0x17u, 0xFFu},\r
                        {0x18u, 0x24u},\r
                        {0x19u, 0xFFu},\r
                        {0x1Au, 0x12u},\r
                        {0x22u, 0x20u},\r
+                       {0x23u, 0xFFu},\r
                        {0x25u, 0x33u},\r
                        {0x26u, 0x04u},\r
                        {0x27u, 0xCCu},\r
+                       {0x28u, 0x24u},\r
+                       {0x2Au, 0x09u},\r
                        {0x2Bu, 0xFFu},\r
                        {0x30u, 0x07u},\r
                        {0x33u, 0xFFu},\r
@@ -487,10 +504,10 @@ void cyfitter_cfg(void)
                        {0x40u, 0x32u},\r
                        {0x41u, 0x06u},\r
                        {0x42u, 0x10u},\r
-                       {0x45u, 0x0Du},\r
-                       {0x46u, 0x2Eu},\r
-                       {0x47u, 0xCFu},\r
-                       {0x48u, 0x3Du},\r
+                       {0x45u, 0xCEu},\r
+                       {0x46u, 0x2Du},\r
+                       {0x47u, 0x0Fu},\r
+                       {0x48u, 0x1Fu},\r
                        {0x49u, 0xFFu},\r
                        {0x4Au, 0xFFu},\r
                        {0x4Bu, 0xFFu},\r
@@ -511,7 +528,6 @@ void cyfitter_cfg(void)
                        {0x6Eu, 0x08u},\r
                        {0x81u, 0x33u},\r
                        {0x83u, 0xCCu},\r
-                       {0x85u, 0xFFu},\r
                        {0x8Bu, 0xFFu},\r
                        {0x8Du, 0x0Fu},\r
                        {0x8Fu, 0xF0u},\r
@@ -519,7 +535,8 @@ void cyfitter_cfg(void)
                        {0x93u, 0xAAu},\r
                        {0x97u, 0xFFu},\r
                        {0x99u, 0xFFu},\r
-                       {0xABu, 0xFFu},\r
+                       {0xA3u, 0xFFu},\r
+                       {0xA9u, 0xFFu},\r
                        {0xADu, 0x96u},\r
                        {0xAFu, 0x69u},\r
                        {0xB7u, 0xFFu},\r
@@ -531,87 +548,80 @@ void cyfitter_cfg(void)
                        {0xDDu, 0x10u},\r
                        {0xDFu, 0x01u},\r
                        {0x00u, 0x04u},\r
-                       {0x01u, 0x02u},\r
+                       {0x01u, 0x0Au},\r
                        {0x03u, 0x04u},\r
-                       {0x09u, 0x22u},\r
+                       {0x09u, 0x20u},\r
                        {0x10u, 0x80u},\r
-                       {0x13u, 0x08u},\r
+                       {0x13u, 0x18u},\r
                        {0x18u, 0x04u},\r
                        {0x19u, 0x02u},\r
                        {0x23u, 0x22u},\r
                        {0x25u, 0x40u},\r
                        {0x29u, 0x20u},\r
-                       {0x2Au, 0x04u},\r
-                       {0x2Du, 0x60u},\r
+                       {0x2Au, 0x06u},\r
+                       {0x2Du, 0x40u},\r
+                       {0x2Eu, 0x02u},\r
+                       {0x2Fu, 0x04u},\r
                        {0x31u, 0x10u},\r
                        {0x33u, 0x05u},\r
                        {0x34u, 0x02u},\r
                        {0x35u, 0x10u},\r
                        {0x37u, 0x04u},\r
-                       {0x3Au, 0x99u},\r
-                       {0x3Bu, 0x80u},\r
-                       {0x3Cu, 0x20u},\r
+                       {0x3Au, 0x11u},\r
+                       {0x3Bu, 0x08u},\r
                        {0x3Du, 0x80u},\r
-                       {0x3Eu, 0x08u},\r
-                       {0x3Fu, 0x02u},\r
+                       {0x3Fu, 0x12u},\r
                        {0x41u, 0x20u},\r
-                       {0x42u, 0x08u},\r
                        {0x43u, 0x84u},\r
-                       {0x49u, 0x20u},\r
+                       {0x48u, 0x40u},\r
+                       {0x49u, 0x24u},\r
                        {0x4Au, 0x04u},\r
-                       {0x4Bu, 0x08u},\r
-                       {0x51u, 0x44u},\r
-                       {0x52u, 0x02u},\r
-                       {0x53u, 0x10u},\r
+                       {0x4Bu, 0x10u},\r
+                       {0x51u, 0x04u},\r
+                       {0x53u, 0x50u},\r
                        {0x5Au, 0xAAu},\r
                        {0x5Eu, 0x80u},\r
                        {0x61u, 0x08u},\r
                        {0x62u, 0x40u},\r
                        {0x63u, 0x44u},\r
-                       {0x69u, 0x24u},\r
-                       {0x6Au, 0x40u},\r
+                       {0x69u, 0xA4u},\r
                        {0x6Bu, 0x40u},\r
                        {0x70u, 0x8Au},\r
                        {0x73u, 0x08u},\r
-                       {0x80u, 0x04u},\r
-                       {0x81u, 0x40u},\r
+                       {0x81u, 0x42u},\r
                        {0x83u, 0x40u},\r
-                       {0x86u, 0x40u},\r
-                       {0x87u, 0x10u},\r
-                       {0x88u, 0x10u},\r
                        {0x89u, 0x10u},\r
-                       {0x8Bu, 0x40u},\r
+                       {0x8Du, 0x08u},\r
                        {0x8Fu, 0x40u},\r
                        {0xC0u, 0x0Eu},\r
-                       {0xC2u, 0x0Au},\r
-                       {0xC4u, 0x0Cu},\r
-                       {0xCAu, 0x36u},\r
+                       {0xC2u, 0x02u},\r
+                       {0xC4u, 0x0Eu},\r
+                       {0xCAu, 0xB7u},\r
                        {0xCCu, 0xE7u},\r
-                       {0xCEu, 0xFFu},\r
+                       {0xCEu, 0xB7u},\r
                        {0xD0u, 0x0Eu},\r
                        {0xD2u, 0x04u},\r
                        {0xD6u, 0x1Fu},\r
                        {0xD8u, 0x0Fu},\r
-                       {0xE0u, 0x04u},\r
-                       {0xE2u, 0x10u},\r
-                       {0xE4u, 0x01u},\r
-                       {0xE6u, 0x44u},\r
+                       {0xE0u, 0x01u},\r
+                       {0xE4u, 0x05u},\r
+                       {0xE6u, 0x40u},\r
                        {0x01u, 0x40u},\r
                        {0x03u, 0x80u},\r
                        {0x05u, 0x01u},\r
-                       {0x0Du, 0x0Bu},\r
-                       {0x0Fu, 0xF4u},\r
-                       {0x11u, 0x06u},\r
-                       {0x15u, 0x11u},\r
-                       {0x17u, 0xECu},\r
+                       {0x09u, 0x11u},\r
+                       {0x0Bu, 0xECu},\r
+                       {0x0Du, 0x06u},\r
+                       {0x13u, 0xFFu},\r
+                       {0x15u, 0x0Bu},\r
+                       {0x17u, 0xF4u},\r
                        {0x19u, 0xE0u},\r
-                       {0x21u, 0xCAu},\r
-                       {0x22u, 0x01u},\r
-                       {0x23u, 0x15u},\r
+                       {0x23u, 0x10u},\r
                        {0x25u, 0x40u},\r
                        {0x27u, 0x80u},\r
-                       {0x2Bu, 0x10u},\r
-                       {0x2Fu, 0xFFu},\r
+                       {0x29u, 0xCAu},\r
+                       {0x2Bu, 0x15u},\r
+                       {0x2Eu, 0x01u},\r
                        {0x32u, 0x01u},\r
                        {0x33u, 0xC0u},\r
                        {0x35u, 0x3Fu},\r
@@ -624,14 +634,14 @@ void cyfitter_cfg(void)
                        {0x81u, 0x03u},\r
                        {0x82u, 0x02u},\r
                        {0x83u, 0x0Cu},\r
-                       {0x85u, 0x02u},\r
+                       {0x85u, 0x40u},\r
                        {0x86u, 0x0Du},\r
+                       {0x87u, 0x80u},\r
                        {0x8Au, 0x90u},\r
                        {0x8Bu, 0x01u},\r
-                       {0x8Du, 0xF4u},\r
+                       {0x8Du, 0x02u},\r
                        {0x8Eu, 0x60u},\r
                        {0x90u, 0x01u},\r
-                       {0x91u, 0x08u},\r
                        {0x92u, 0x02u},\r
                        {0x93u, 0xF7u},\r
                        {0x95u, 0x0Bu},\r
@@ -640,19 +650,19 @@ void cyfitter_cfg(void)
                        {0x99u, 0x40u},\r
                        {0x9Au, 0x48u},\r
                        {0x9Bu, 0x80u},\r
-                       {0x9Cu, 0x90u},\r
-                       {0x9Du, 0xFDu},\r
-                       {0x9Eu, 0x24u},\r
-                       {0x9Fu, 0x02u},\r
+                       {0x9Du, 0x08u},\r
+                       {0x9Fu, 0xF7u},\r
+                       {0xA0u, 0x90u},\r
                        {0xA1u, 0x10u},\r
+                       {0xA2u, 0x24u},\r
                        {0xA3u, 0x20u},\r
                        {0xA5u, 0x10u},\r
                        {0xA7u, 0x20u},\r
-                       {0xA9u, 0x40u},\r
+                       {0xA9u, 0xF4u},\r
                        {0xAAu, 0x80u},\r
-                       {0xABu, 0x80u},\r
+                       {0xADu, 0xFDu},\r
                        {0xAEu, 0x10u},\r
-                       {0xAFu, 0xF7u},\r
+                       {0xAFu, 0x02u},\r
                        {0xB0u, 0xE0u},\r
                        {0xB3u, 0x30u},\r
                        {0xB4u, 0x1Cu},\r
@@ -670,128 +680,126 @@ void cyfitter_cfg(void)
                        {0xDFu, 0x01u},\r
                        {0x00u, 0x02u},\r
                        {0x03u, 0x26u},\r
-                       {0x05u, 0x02u},\r
-                       {0x06u, 0x80u},\r
-                       {0x08u, 0x81u},\r
-                       {0x09u, 0x10u},\r
+                       {0x08u, 0x01u},\r
+                       {0x09u, 0x20u},\r
+                       {0x0Bu, 0x08u},\r
                        {0x10u, 0x0Au},\r
-                       {0x16u, 0x40u},\r
+                       {0x12u, 0x80u},\r
+                       {0x15u, 0x80u},\r
+                       {0x1Au, 0x04u},\r
                        {0x1Bu, 0x62u},\r
                        {0x1Eu, 0x20u},\r
+                       {0x20u, 0x04u},\r
                        {0x22u, 0x14u},\r
                        {0x23u, 0x01u},\r
-                       {0x25u, 0x38u},\r
-                       {0x2Au, 0x91u},\r
+                       {0x25u, 0x28u},\r
+                       {0x29u, 0x50u},\r
+                       {0x2Au, 0x01u},\r
                        {0x2Bu, 0x10u},\r
-                       {0x2Cu, 0x90u},\r
-                       {0x2Eu, 0x80u},\r
-                       {0x2Fu, 0x04u},\r
-                       {0x30u, 0x80u},\r
-                       {0x31u, 0x02u},\r
-                       {0x32u, 0x10u},\r
+                       {0x2Cu, 0x10u},\r
+                       {0x2Fu, 0x44u},\r
+                       {0x32u, 0xA2u},\r
                        {0x33u, 0x04u},\r
-                       {0x35u, 0x10u},\r
-                       {0x36u, 0x02u},\r
-                       {0x37u, 0x04u},\r
-                       {0x38u, 0x80u},\r
-                       {0x3Bu, 0x29u},\r
-                       {0x3Du, 0x08u},\r
-                       {0x3Eu, 0x40u},\r
+                       {0x35u, 0x12u},\r
+                       {0x36u, 0x06u},\r
+                       {0x38u, 0x04u},\r
+                       {0x3Bu, 0xA1u},\r
+                       {0x3Cu, 0x80u},\r
+                       {0x3Du, 0x28u},\r
+                       {0x3Eu, 0x80u},\r
                        {0x3Fu, 0x02u},\r
-                       {0x40u, 0x80u},\r
-                       {0x41u, 0x02u},\r
-                       {0x42u, 0x40u},\r
                        {0x44u, 0x10u},\r
                        {0x45u, 0x08u},\r
                        {0x4Eu, 0x04u},\r
                        {0x4Fu, 0x20u},\r
-                       {0x58u, 0x44u},\r
+                       {0x58u, 0x04u},\r
                        {0x5Au, 0x11u},\r
+                       {0x5Bu, 0x40u},\r
                        {0x5Du, 0x9Au},\r
                        {0x60u, 0x02u},\r
                        {0x61u, 0x80u},\r
-                       {0x62u, 0x15u},\r
+                       {0x62u, 0x35u},\r
                        {0x67u, 0x02u},\r
                        {0x81u, 0x08u},\r
                        {0x83u, 0x01u},\r
                        {0x84u, 0x01u},\r
                        {0x85u, 0x80u},\r
-                       {0x88u, 0x80u},\r
+                       {0x86u, 0x04u},\r
                        {0x89u, 0x20u},\r
-                       {0x8Fu, 0x20u},\r
-                       {0x91u, 0x8Cu},\r
-                       {0x93u, 0x28u},\r
+                       {0x8Bu, 0x10u},\r
+                       {0x8Fu, 0x42u},\r
+                       {0x91u, 0x0Cu},\r
+                       {0x93u, 0xA0u},\r
                        {0x95u, 0x40u},\r
                        {0x96u, 0xAAu},\r
-                       {0x97u, 0x54u},\r
+                       {0x97u, 0x4Cu},\r
                        {0x98u, 0x04u},\r
-                       {0x9Au, 0x80u},\r
+                       {0x99u, 0x04u},\r
                        {0x9Bu, 0x20u},\r
                        {0x9Cu, 0x02u},\r
                        {0x9Du, 0x10u},\r
-                       {0x9Eu, 0x15u},\r
+                       {0x9Eu, 0x57u},\r
                        {0x9Fu, 0x04u},\r
-                       {0xA0u, 0x0Au},\r
+                       {0xA0u, 0x4Au},\r
                        {0xA1u, 0x40u},\r
-                       {0xA2u, 0x02u},\r
-                       {0xA4u, 0x10u},\r
-                       {0xA5u, 0x2Au},\r
+                       {0xA5u, 0x28u},\r
                        {0xA6u, 0x44u},\r
                        {0xA7u, 0xC1u},\r
                        {0xADu, 0x04u},\r
                        {0xAFu, 0x23u},\r
                        {0xB0u, 0x04u},\r
-                       {0xB5u, 0x02u},\r
-                       {0xB6u, 0x40u},\r
+                       {0xB5u, 0x04u},\r
                        {0xC0u, 0x0Fu},\r
-                       {0xC2u, 0x0Bu},\r
-                       {0xC4u, 0x13u},\r
-                       {0xCAu, 0xFFu},\r
+                       {0xC2u, 0x0Au},\r
+                       {0xC4u, 0x8Bu},\r
+                       {0xCAu, 0xEFu},\r
                        {0xCCu, 0xEFu},\r
-                       {0xCEu, 0xDFu},\r
+                       {0xCEu, 0xFFu},\r
                        {0xD6u, 0xFFu},\r
                        {0xD8u, 0x1Fu},\r
+                       {0xE0u, 0x02u},\r
                        {0xE2u, 0x08u},\r
-                       {0xE6u, 0x0Du},\r
+                       {0xE6u, 0x0Eu},\r
+                       {0xEAu, 0x50u},\r
                        {0x00u, 0x04u},\r
-                       {0x01u, 0x04u},\r
+                       {0x01u, 0x10u},\r
                        {0x02u, 0x08u},\r
-                       {0x03u, 0x08u},\r
+                       {0x03u, 0x20u},\r
                        {0x04u, 0x08u},\r
                        {0x05u, 0x10u},\r
                        {0x06u, 0x37u},\r
                        {0x07u, 0x20u},\r
-                       {0x09u, 0x01u},\r
-                       {0x0Au, 0x40u},\r
-                       {0x0Bu, 0x02u},\r
-                       {0x0Du, 0x40u},\r
-                       {0x0Fu, 0x3Fu},\r
+                       {0x08u, 0x33u},\r
+                       {0x09u, 0x7Fu},\r
+                       {0x0Au, 0x04u},\r
+                       {0x0Eu, 0x37u},\r
+                       {0x0Fu, 0x40u},\r
                        {0x10u, 0x10u},\r
+                       {0x11u, 0x04u},\r
                        {0x12u, 0x20u},\r
-                       {0x13u, 0x40u},\r
-                       {0x14u, 0x01u},\r
-                       {0x15u, 0x40u},\r
-                       {0x16u, 0x02u},\r
-                       {0x17u, 0x3Fu},\r
+                       {0x13u, 0x08u},\r
+                       {0x14u, 0x08u},\r
+                       {0x15u, 0x01u},\r
+                       {0x16u, 0x37u},\r
+                       {0x17u, 0x02u},\r
                        {0x18u, 0x33u},\r
-                       {0x19u, 0x7Fu},\r
+                       {0x19u, 0x3Fu},\r
                        {0x1Au, 0x04u},\r
                        {0x1Cu, 0x01u},\r
                        {0x1Du, 0x01u},\r
                        {0x1Eu, 0x02u},\r
                        {0x1Fu, 0x02u},\r
-                       {0x20u, 0x33u},\r
-                       {0x21u, 0x10u},\r
-                       {0x22u, 0x04u},\r
-                       {0x23u, 0x20u},\r
-                       {0x25u, 0x04u},\r
-                       {0x26u, 0x37u},\r
-                       {0x27u, 0x08u},\r
+                       {0x21u, 0x04u},\r
+                       {0x23u, 0x08u},\r
+                       {0x25u, 0x40u},\r
+                       {0x26u, 0x40u},\r
+                       {0x27u, 0x3Fu},\r
                        {0x28u, 0x10u},\r
-                       {0x29u, 0x3Fu},\r
+                       {0x29u, 0x40u},\r
                        {0x2Au, 0x20u},\r
-                       {0x2Cu, 0x08u},\r
-                       {0x2Eu, 0x37u},\r
+                       {0x2Bu, 0x3Fu},\r
+                       {0x2Cu, 0x01u},\r
+                       {0x2Eu, 0x02u},\r
                        {0x2Fu, 0x3Fu},\r
                        {0x30u, 0x30u},\r
                        {0x31u, 0x0Cu},\r
@@ -812,182 +820,189 @@ void cyfitter_cfg(void)
                        {0x5Du, 0x90u},\r
                        {0x5Fu, 0x01u},\r
                        {0x80u, 0x01u},\r
-                       {0x81u, 0x81u},\r
                        {0x82u, 0x02u},\r
-                       {0x83u, 0x2Eu},\r
+                       {0x83u, 0x60u},\r
                        {0x87u, 0x80u},\r
-                       {0x8Bu, 0x1Fu},\r
-                       {0x93u, 0x60u},\r
+                       {0x89u, 0x03u},\r
+                       {0x8Bu, 0x94u},\r
+                       {0x93u, 0x1Fu},\r
                        {0x94u, 0x02u},\r
-                       {0x95u, 0x03u},\r
+                       {0x95u, 0x81u},\r
                        {0x96u, 0x01u},\r
-                       {0x97u, 0x94u},\r
+                       {0x97u, 0x2Eu},\r
                        {0x98u, 0x02u},\r
+                       {0x99u, 0x04u},\r
                        {0x9Au, 0x11u},\r
-                       {0x9Bu, 0x01u},\r
                        {0x9Cu, 0x02u},\r
                        {0x9Eu, 0x09u},\r
                        {0xA0u, 0x02u},\r
-                       {0xA1u, 0x98u},\r
+                       {0xA1u, 0x02u},\r
                        {0xA2u, 0x05u},\r
-                       {0xA3u, 0x43u},\r
                        {0xA7u, 0x08u},\r
-                       {0xA9u, 0x02u},\r
-                       {0xADu, 0x04u},\r
+                       {0xA9u, 0x98u},\r
+                       {0xABu, 0x43u},\r
+                       {0xAFu, 0x01u},\r
                        {0xB0u, 0x03u},\r
+                       {0xB1u, 0xE0u},\r
                        {0xB2u, 0x10u},\r
                        {0xB4u, 0x08u},\r
                        {0xB5u, 0x1Fu},\r
                        {0xB6u, 0x04u},\r
-                       {0xB7u, 0xE0u},\r
                        {0xBAu, 0x02u},\r
                        {0xD8u, 0x04u},\r
                        {0xD9u, 0x04u},\r
                        {0xDBu, 0x04u},\r
                        {0xDCu, 0x11u},\r
                        {0xDFu, 0x01u},\r
-                       {0x02u, 0x28u},\r
+                       {0x01u, 0x20u},\r
+                       {0x02u, 0x22u},\r
                        {0x03u, 0x80u},\r
                        {0x05u, 0x01u},\r
+                       {0x08u, 0x08u},\r
                        {0x09u, 0x80u},\r
-                       {0x0Au, 0xA8u},\r
-                       {0x0Cu, 0x02u},\r
-                       {0x0Du, 0x0Au},\r
+                       {0x0Au, 0x80u},\r
+                       {0x0Bu, 0x08u},\r
+                       {0x0Du, 0x08u},\r
                        {0x0Eu, 0x06u},\r
-                       {0x10u, 0x82u},\r
+                       {0x10u, 0x10u},\r
                        {0x12u, 0x04u},\r
-                       {0x13u, 0x08u},\r
+                       {0x13u, 0x40u},\r
                        {0x14u, 0x20u},\r
                        {0x15u, 0x08u},\r
-                       {0x17u, 0x02u},\r
-                       {0x1Au, 0xA0u},\r
-                       {0x1Bu, 0xA8u},\r
+                       {0x16u, 0x40u},\r
+                       {0x18u, 0x04u},\r
+                       {0x1Au, 0x80u},\r
+                       {0x1Bu, 0x88u},\r
                        {0x1Cu, 0x80u},\r
                        {0x1Du, 0x09u},\r
                        {0x1Eu, 0x06u},\r
                        {0x1Fu, 0x01u},\r
-                       {0x21u, 0x01u},\r
-                       {0x22u, 0x81u},\r
-                       {0x23u, 0x14u},\r
+                       {0x22u, 0x09u},\r
+                       {0x23u, 0x05u},\r
+                       {0x25u, 0x11u},\r
                        {0x26u, 0x20u},\r
-                       {0x27u, 0x05u},\r
-                       {0x28u, 0x10u},\r
-                       {0x29u, 0x92u},\r
-                       {0x2Cu, 0x80u},\r
-                       {0x2Eu, 0x40u},\r
-                       {0x2Fu, 0x14u},\r
-                       {0x30u, 0x40u},\r
-                       {0x31u, 0x20u},\r
-                       {0x32u, 0x02u},\r
-                       {0x33u, 0x06u},\r
-                       {0x37u, 0x15u},\r
+                       {0x27u, 0x04u},\r
+                       {0x28u, 0x8Au},\r
+                       {0x2Au, 0x08u},\r
+                       {0x2Cu, 0x02u},\r
+                       {0x2Du, 0x02u},\r
+                       {0x2Fu, 0x54u},\r
+                       {0x31u, 0x10u},\r
+                       {0x32u, 0x89u},\r
+                       {0x34u, 0x02u},\r
+                       {0x35u, 0x10u},\r
+                       {0x36u, 0x06u},\r
                        {0x39u, 0x02u},\r
                        {0x3Au, 0x80u},\r
                        {0x3Bu, 0x14u},\r
-                       {0x3Cu, 0x20u},\r
-                       {0x3Du, 0x06u},\r
-                       {0x45u, 0x01u},\r
-                       {0x46u, 0x80u},\r
-                       {0x5Bu, 0x40u},\r
+                       {0x3Du, 0x27u},\r
+                       {0x42u, 0x80u},\r
+                       {0x43u, 0x02u},\r
+                       {0x44u, 0x02u},\r
+                       {0x45u, 0x10u},\r
+                       {0x46u, 0x0Au},\r
+                       {0x59u, 0x80u},\r
                        {0x63u, 0x02u},\r
                        {0x6Cu, 0x09u},\r
                        {0x6Du, 0x08u},\r
-                       {0x6Fu, 0x10u},\r
-                       {0x81u, 0x02u},\r
                        {0x83u, 0x04u},\r
-                       {0x84u, 0x50u},\r
-                       {0x88u, 0x08u},\r
+                       {0x84u, 0x80u},\r
+                       {0x85u, 0x01u},\r
+                       {0x86u, 0x80u},\r
+                       {0x87u, 0x48u},\r
+                       {0x89u, 0x81u},\r
+                       {0x8Cu, 0x08u},\r
                        {0x8Du, 0x40u},\r
                        {0x8Eu, 0x01u},\r
-                       {0x91u, 0x8Cu},\r
-                       {0x93u, 0x28u},\r
-                       {0x94u, 0x80u},\r
-                       {0x95u, 0x50u},\r
+                       {0x91u, 0x0Cu},\r
+                       {0x93u, 0xB8u},\r
+                       {0x95u, 0xC0u},\r
                        {0x96u, 0x82u},\r
-                       {0x97u, 0x16u},\r
-                       {0x9Au, 0x04u},\r
-                       {0x9Bu, 0x60u},\r
+                       {0x97u, 0x46u},\r
+                       {0x99u, 0x04u},\r
+                       {0x9Au, 0x84u},\r
+                       {0x9Bu, 0x20u},\r
                        {0x9Du, 0x10u},\r
-                       {0x9Eu, 0x40u},\r
+                       {0x9Eu, 0x02u},\r
                        {0x9Fu, 0x04u},\r
-                       {0xA0u, 0x80u},\r
-                       {0xA1u, 0xF0u},\r
-                       {0xA2u, 0x12u},\r
-                       {0xA4u, 0x10u},\r
-                       {0xA5u, 0x06u},\r
-                       {0xA6u, 0x44u},\r
-                       {0xA7u, 0x89u},\r
-                       {0xAAu, 0x10u},\r
-                       {0xABu, 0x40u},\r
-                       {0xACu, 0x41u},\r
-                       {0xAFu, 0x4Au},\r
+                       {0xA1u, 0xC0u},\r
+                       {0xA2u, 0x10u},\r
+                       {0xA5u, 0x14u},\r
+                       {0xA6u, 0x4Eu},\r
+                       {0xA7u, 0x81u},\r
+                       {0xAAu, 0x94u},\r
+                       {0xACu, 0x01u},\r
+                       {0xADu, 0x10u},\r
+                       {0xAEu, 0x48u},\r
+                       {0xB1u, 0x40u},\r
                        {0xB2u, 0x01u},\r
-                       {0xB5u, 0x04u},\r
-                       {0xC0u, 0x1Eu},\r
+                       {0xB3u, 0x04u},\r
+                       {0xC0u, 0x1Fu},\r
                        {0xC2u, 0xEFu},\r
-                       {0xC4u, 0x1Fu},\r
+                       {0xC4u, 0x17u},\r
                        {0xCAu, 0xFFu},\r
                        {0xCCu, 0xEFu},\r
                        {0xCEu, 0xEFu},\r
                        {0xD6u, 0x08u},\r
                        {0xD8u, 0x08u},\r
-                       {0xE0u, 0x01u},\r
-                       {0xE6u, 0x6Eu},\r
-                       {0xE8u, 0x08u},\r
+                       {0xE0u, 0x09u},\r
+                       {0xE2u, 0x10u},\r
+                       {0xE6u, 0x58u},\r
                        {0xEAu, 0x03u},\r
-                       {0xEEu, 0x4Du},\r
+                       {0xEEu, 0x08u},\r
                        {0x01u, 0x80u},\r
+                       {0x04u, 0xFFu},\r
                        {0x05u, 0x0Fu},\r
-                       {0x06u, 0xFFu},\r
-                       {0x08u, 0x60u},\r
-                       {0x09u, 0x20u},\r
-                       {0x0Au, 0x90u},\r
-                       {0x0Bu, 0x4Fu},\r
-                       {0x0Cu, 0x05u},\r
+                       {0x08u, 0x0Fu},\r
+                       {0x09u, 0x40u},\r
+                       {0x0Au, 0xF0u},\r
+                       {0x0Bu, 0x1Fu},\r
+                       {0x0Cu, 0x50u},\r
                        {0x0Du, 0x06u},\r
-                       {0x0Eu, 0x0Au},\r
+                       {0x0Eu, 0xA0u},\r
                        {0x0Fu, 0x09u},\r
-                       {0x10u, 0x50u},\r
                        {0x11u, 0x80u},\r
-                       {0x12u, 0xA0u},\r
+                       {0x12u, 0xFFu},\r
                        {0x14u, 0x30u},\r
-                       {0x15u, 0x40u},\r
+                       {0x15u, 0x10u},\r
                        {0x16u, 0xC0u},\r
-                       {0x17u, 0x1Fu},\r
+                       {0x17u, 0x2Fu},\r
                        {0x19u, 0x03u},\r
                        {0x1Au, 0xFFu},\r
                        {0x1Bu, 0x0Cu},\r
-                       {0x1Cu, 0xFFu},\r
+                       {0x1Cu, 0x03u},\r
+                       {0x1Eu, 0x0Cu},\r
                        {0x1Fu, 0x70u},\r
-                       {0x20u, 0x06u},\r
-                       {0x21u, 0x80u},\r
-                       {0x22u, 0x09u},\r
-                       {0x24u, 0x0Fu},\r
+                       {0x20u, 0x60u},\r
+                       {0x21u, 0x05u},\r
+                       {0x22u, 0x90u},\r
+                       {0x23u, 0x0Au},\r
+                       {0x24u, 0x05u},\r
                        {0x25u, 0x80u},\r
-                       {0x26u, 0xF0u},\r
-                       {0x28u, 0x03u},\r
-                       {0x29u, 0x05u},\r
-                       {0x2Au, 0x0Cu},\r
-                       {0x2Bu, 0x0Au},\r
-                       {0x2Du, 0x10u},\r
-                       {0x2Fu, 0x2Fu},\r
-                       {0x33u, 0x80u},\r
-                       {0x36u, 0xFFu},\r
+                       {0x26u, 0x0Au},\r
+                       {0x28u, 0x06u},\r
+                       {0x29u, 0x20u},\r
+                       {0x2Au, 0x09u},\r
+                       {0x2Bu, 0x4Fu},\r
+                       {0x2Du, 0x80u},\r
+                       {0x30u, 0xFFu},\r
+                       {0x35u, 0x80u},\r
                        {0x37u, 0x7Fu},\r
-                       {0x39u, 0x08u},\r
-                       {0x3Eu, 0x40u},\r
-                       {0x3Fu, 0x04u},\r
+                       {0x39u, 0x20u},\r
+                       {0x3Eu, 0x01u},\r
+                       {0x3Fu, 0x10u},\r
                        {0x58u, 0x04u},\r
                        {0x59u, 0x04u},\r
                        {0x5Cu, 0x10u},\r
                        {0x5Fu, 0x01u},\r
                        {0x81u, 0xD6u},\r
                        {0x84u, 0x01u},\r
-                       {0x85u, 0x17u},\r
+                       {0x85u, 0xD2u},\r
                        {0x86u, 0x06u},\r
-                       {0x87u, 0x28u},\r
+                       {0x87u, 0x04u},\r
                        {0x89u, 0xD0u},\r
                        {0x8Bu, 0x06u},\r
+                       {0x8Du, 0xD6u},\r
                        {0x8Eu, 0x08u},\r
                        {0x90u, 0x05u},\r
                        {0x91u, 0xD6u},\r
@@ -997,158 +1012,147 @@ void cyfitter_cfg(void)
                        {0x99u, 0x29u},\r
                        {0x9Bu, 0x46u},\r
                        {0x9Cu, 0x04u},\r
-                       {0x9Du, 0xD6u},\r
+                       {0x9Du, 0x04u},\r
                        {0x9Eu, 0x03u},\r
                        {0xA1u, 0x21u},\r
                        {0xA2u, 0x10u},\r
                        {0xA3u, 0x8Eu},\r
                        {0xA4u, 0x03u},\r
-                       {0xA5u, 0xD2u},\r
+                       {0xA5u, 0x17u},\r
                        {0xA6u, 0x04u},\r
-                       {0xA7u, 0x04u},\r
+                       {0xA7u, 0x28u},\r
                        {0xA9u, 0x02u},\r
                        {0xACu, 0x08u},\r
-                       {0xADu, 0x04u},\r
                        {0xAEu, 0x10u},\r
-                       {0xB0u, 0x18u},\r
+                       {0xB1u, 0x0Fu},\r
                        {0xB3u, 0xF0u},\r
                        {0xB4u, 0x18u},\r
                        {0xB5u, 0x0Fu},\r
                        {0xB6u, 0x07u},\r
-                       {0xB9u, 0x20u},\r
+                       {0xB9u, 0x22u},\r
                        {0xBAu, 0x80u},\r
                        {0xBBu, 0x08u},\r
-                       {0xBEu, 0x11u},\r
+                       {0xBEu, 0x10u},\r
                        {0xD8u, 0x04u},\r
                        {0xD9u, 0x04u},\r
                        {0xDBu, 0x04u},\r
                        {0xDFu, 0x01u},\r
                        {0x00u, 0x84u},\r
-                       {0x05u, 0x40u},\r
-                       {0x06u, 0x04u},\r
-                       {0x07u, 0x10u},\r
+                       {0x04u, 0x20u},\r
+                       {0x05u, 0x08u},\r
+                       {0x06u, 0x02u},\r
                        {0x0Au, 0x82u},\r
-                       {0x0Du, 0x01u},\r
+                       {0x0Cu, 0x89u},\r
                        {0x0Eu, 0x04u},\r
-                       {0x0Fu, 0x22u},\r
+                       {0x0Fu, 0x40u},\r
                        {0x11u, 0x40u},\r
-                       {0x12u, 0x20u},\r
-                       {0x13u, 0x03u},\r
-                       {0x14u, 0x80u},\r
-                       {0x15u, 0x20u},\r
-                       {0x16u, 0x10u},\r
-                       {0x18u, 0x80u},\r
-                       {0x19u, 0x10u},\r
-                       {0x1Au, 0x4Au},\r
+                       {0x12u, 0x60u},\r
+                       {0x16u, 0x90u},\r
+                       {0x17u, 0x10u},\r
+                       {0x18u, 0x08u},\r
+                       {0x19u, 0x30u},\r
+                       {0x1Au, 0x02u},\r
                        {0x1Bu, 0x40u},\r
-                       {0x1Fu, 0x40u},\r
+                       {0x1Eu, 0x40u},\r
+                       {0x20u, 0x48u},\r
                        {0x21u, 0x08u},\r
                        {0x22u, 0x20u},\r
-                       {0x24u, 0x10u},\r
+                       {0x25u, 0x20u},\r
                        {0x26u, 0x40u},\r
                        {0x29u, 0x01u},\r
-                       {0x2Au, 0x08u},\r
-                       {0x2Bu, 0x06u},\r
-                       {0x2Cu, 0x20u},\r
-                       {0x2Eu, 0xA0u},\r
-                       {0x2Fu, 0x40u},\r
-                       {0x31u, 0x88u},\r
-                       {0x32u, 0x20u},\r
+                       {0x2Bu, 0x14u},\r
+                       {0x2Eu, 0x48u},\r
+                       {0x2Fu, 0x44u},\r
+                       {0x31u, 0x08u},\r
+                       {0x32u, 0xA0u},\r
                        {0x33u, 0x01u},\r
-                       {0x35u, 0x02u},\r
-                       {0x36u, 0x40u},\r
-                       {0x37u, 0x24u},\r
-                       {0x38u, 0x04u},\r
-                       {0x39u, 0x11u},\r
+                       {0x36u, 0x45u},\r
+                       {0x37u, 0x20u},\r
+                       {0x38u, 0x80u},\r
+                       {0x39u, 0x19u},\r
                        {0x3Du, 0xA8u},\r
                        {0x3Eu, 0x05u},\r
-                       {0x41u, 0x40u},\r
-                       {0x43u, 0x40u},\r
-                       {0x58u, 0x26u},\r
+                       {0x58u, 0x24u},\r
+                       {0x59u, 0x02u},\r
                        {0x5Bu, 0x40u},\r
-                       {0x62u, 0x80u},\r
+                       {0x63u, 0x01u},\r
                        {0x69u, 0x40u},\r
-                       {0x7Fu, 0x0Cu},\r
-                       {0x82u, 0x04u},\r
-                       {0x83u, 0x10u},\r
-                       {0x84u, 0x80u},\r
-                       {0x88u, 0x40u},\r
+                       {0x80u, 0x90u},\r
+                       {0x81u, 0x08u},\r
+                       {0x84u, 0x08u},\r
+                       {0x86u, 0x02u},\r
+                       {0x87u, 0x40u},\r
+                       {0x89u, 0x20u},\r
                        {0x8Au, 0x10u},\r
-                       {0x8Bu, 0x01u},\r
-                       {0x8Cu, 0x10u},\r
-                       {0x8Du, 0x02u},\r
-                       {0x8Fu, 0x10u},\r
-                       {0x91u, 0xA0u},\r
-                       {0x93u, 0x08u},\r
-                       {0x94u, 0x80u},\r
-                       {0x96u, 0x48u},\r
+                       {0x8Bu, 0x40u},\r
+                       {0x8Cu, 0x08u},\r
+                       {0x8Eu, 0x05u},\r
+                       {0x93u, 0x09u},\r
+                       {0x95u, 0x80u},\r
                        {0x98u, 0x24u},\r
-                       {0x9Bu, 0x24u},\r
-                       {0x9Du, 0x10u},\r
+                       {0x99u, 0x06u},\r
+                       {0x9Bu, 0x20u},\r
+                       {0x9Cu, 0x1Au},\r
+                       {0x9Du, 0x30u},\r
                        {0x9Eu, 0x41u},\r
-                       {0x9Fu, 0x0Au},\r
                        {0xA0u, 0xC0u},\r
                        {0xA1u, 0x54u},\r
-                       {0xA2u, 0x90u},\r
-                       {0xA3u, 0x20u},\r
-                       {0xA4u, 0x10u},\r
-                       {0xA5u, 0x03u},\r
-                       {0xA6u, 0x4Cu},\r
-                       {0xA8u, 0x01u},\r
-                       {0xADu, 0x90u},\r
-                       {0xAFu, 0x09u},\r
+                       {0xA2u, 0x10u},\r
+                       {0xA6u, 0x44u},\r
+                       {0xA8u, 0x03u},\r
+                       {0xA9u, 0x04u},\r
+                       {0xACu, 0x80u},\r
                        {0xB0u, 0x04u},\r
-                       {0xB1u, 0x10u},\r
                        {0xB3u, 0x02u},\r
+                       {0xB4u, 0x04u},\r
                        {0xC0u, 0xE5u},\r
                        {0xC2u, 0xF9u},\r
                        {0xC4u, 0x7Du},\r
-                       {0xCAu, 0xFFu},\r
+                       {0xCAu, 0xF7u},\r
                        {0xCCu, 0xFFu},\r
-                       {0xCEu, 0xF7u},\r
+                       {0xCEu, 0xFFu},\r
                        {0xD6u, 0x0Fu},\r
                        {0xD8u, 0x08u},\r
-                       {0xE2u, 0x11u},\r
-                       {0xE6u, 0x03u},\r
-                       {0xE8u, 0x02u},\r
-                       {0xEAu, 0x20u},\r
-                       {0xEEu, 0x01u},\r
+                       {0xE2u, 0x0Eu},\r
+                       {0xE6u, 0x8Du},\r
+                       {0xEAu, 0x40u},\r
+                       {0xEEu, 0x02u},\r
+                       {0x00u, 0xFFu},\r
                        {0x01u, 0x08u},\r
                        {0x03u, 0x05u},\r
                        {0x04u, 0x55u},\r
-                       {0x05u, 0x40u},\r
                        {0x06u, 0xAAu},\r
-                       {0x07u, 0x10u},\r
+                       {0x07u, 0x30u},\r
                        {0x0Au, 0xFFu},\r
-                       {0x0Bu, 0x30u},\r
-                       {0x0Cu, 0xFFu},\r
-                       {0x0Fu, 0x40u},\r
-                       {0x10u, 0x0Fu},\r
+                       {0x0Bu, 0x40u},\r
                        {0x11u, 0x08u},\r
-                       {0x12u, 0xF0u},\r
                        {0x13u, 0x06u},\r
                        {0x15u, 0x04u},\r
                        {0x16u, 0xFFu},\r
                        {0x17u, 0x08u},\r
+                       {0x18u, 0x0Fu},\r
                        {0x19u, 0x08u},\r
-                       {0x1Au, 0xFFu},\r
+                       {0x1Au, 0xF0u},\r
                        {0x1Bu, 0x04u},\r
-                       {0x1Cu, 0x69u},\r
-                       {0x1Eu, 0x96u},\r
+                       {0x1Cu, 0xFFu},\r
+                       {0x20u, 0x69u},\r
                        {0x21u, 0x40u},\r
+                       {0x22u, 0x96u},\r
                        {0x23u, 0x20u},\r
-                       {0x24u, 0xFFu},\r
+        &n