Merge latest bugfixes
[SCSI2SD-V6.git] / software / SCSI2SD / SCSI2SD.cydsn / Generated_Source / PSoC5 / SD_Init_Clk.h
1 /*******************************************************************************\r
2 * File Name: SD_Init_Clk.h\r
3 * Version 2.10\r
4 *\r
5 *  Description:\r
6 *   Provides the function and constant definitions for the clock component.\r
7 *\r
8 *  Note:\r
9 *\r
10 ********************************************************************************\r
11 * Copyright 2008-2012, Cypress Semiconductor Corporation.  All rights reserved.\r
12 * You may use this file only in accordance with the license, terms, conditions, \r
13 * disclaimers, and limitations in the end user license agreement accompanying \r
14 * the software package with which this file was provided.\r
15 *******************************************************************************/\r
16 \r
17 #if !defined(CY_CLOCK_SD_Init_Clk_H)\r
18 #define CY_CLOCK_SD_Init_Clk_H\r
19 \r
20 #include <cytypes.h>\r
21 #include <cyfitter.h>\r
22 \r
23 \r
24 /***************************************\r
25 * Conditional Compilation Parameters\r
26 ***************************************/\r
27 \r
28 /* Check to see if required defines such as CY_PSOC5LP are available */\r
29 /* They are defined starting with cy_boot v3.0 */\r
30 #if !defined (CY_PSOC5LP)\r
31     #error Component cy_clock_v2_10 requires cy_boot v3.0 or later\r
32 #endif /* (CY_PSOC5LP) */\r
33 \r
34 \r
35 /***************************************\r
36 *        Function Prototypes\r
37 ***************************************/\r
38 \r
39 void SD_Init_Clk_Start(void) ;\r
40 void SD_Init_Clk_Stop(void) ;\r
41 \r
42 #if(CY_PSOC3 || CY_PSOC5LP)\r
43 void SD_Init_Clk_StopBlock(void) ;\r
44 #endif /* (CY_PSOC3 || CY_PSOC5LP) */\r
45 \r
46 void SD_Init_Clk_StandbyPower(uint8 state) ;\r
47 void SD_Init_Clk_SetDividerRegister(uint16 clkDivider, uint8 restart) \r
48                                 ;\r
49 uint16 SD_Init_Clk_GetDividerRegister(void) ;\r
50 void SD_Init_Clk_SetModeRegister(uint8 modeBitMask) ;\r
51 void SD_Init_Clk_ClearModeRegister(uint8 modeBitMask) ;\r
52 uint8 SD_Init_Clk_GetModeRegister(void) ;\r
53 void SD_Init_Clk_SetSourceRegister(uint8 clkSource) ;\r
54 uint8 SD_Init_Clk_GetSourceRegister(void) ;\r
55 #if defined(SD_Init_Clk__CFG3)\r
56 void SD_Init_Clk_SetPhaseRegister(uint8 clkPhase) ;\r
57 uint8 SD_Init_Clk_GetPhaseRegister(void) ;\r
58 #endif /* defined(SD_Init_Clk__CFG3) */\r
59 \r
60 #define SD_Init_Clk_Enable()                       SD_Init_Clk_Start()\r
61 #define SD_Init_Clk_Disable()                      SD_Init_Clk_Stop()\r
62 #define SD_Init_Clk_SetDivider(clkDivider)         SD_Init_Clk_SetDividerRegister(clkDivider, 1u)\r
63 #define SD_Init_Clk_SetDividerValue(clkDivider)    SD_Init_Clk_SetDividerRegister((clkDivider) - 1u, 1u)\r
64 #define SD_Init_Clk_SetMode(clkMode)               SD_Init_Clk_SetModeRegister(clkMode)\r
65 #define SD_Init_Clk_SetSource(clkSource)           SD_Init_Clk_SetSourceRegister(clkSource)\r
66 #if defined(SD_Init_Clk__CFG3)\r
67 #define SD_Init_Clk_SetPhase(clkPhase)             SD_Init_Clk_SetPhaseRegister(clkPhase)\r
68 #define SD_Init_Clk_SetPhaseValue(clkPhase)        SD_Init_Clk_SetPhaseRegister((clkPhase) + 1u)\r
69 #endif /* defined(SD_Init_Clk__CFG3) */\r
70 \r
71 \r
72 /***************************************\r
73 *             Registers\r
74 ***************************************/\r
75 \r
76 /* Register to enable or disable the clock */\r
77 #define SD_Init_Clk_CLKEN              (* (reg8 *) SD_Init_Clk__PM_ACT_CFG)\r
78 #define SD_Init_Clk_CLKEN_PTR          ((reg8 *) SD_Init_Clk__PM_ACT_CFG)\r
79 \r
80 /* Register to enable or disable the clock */\r
81 #define SD_Init_Clk_CLKSTBY            (* (reg8 *) SD_Init_Clk__PM_STBY_CFG)\r
82 #define SD_Init_Clk_CLKSTBY_PTR        ((reg8 *) SD_Init_Clk__PM_STBY_CFG)\r
83 \r
84 /* Clock LSB divider configuration register. */\r
85 #define SD_Init_Clk_DIV_LSB            (* (reg8 *) SD_Init_Clk__CFG0)\r
86 #define SD_Init_Clk_DIV_LSB_PTR        ((reg8 *) SD_Init_Clk__CFG0)\r
87 #define SD_Init_Clk_DIV_PTR            ((reg16 *) SD_Init_Clk__CFG0)\r
88 \r
89 /* Clock MSB divider configuration register. */\r
90 #define SD_Init_Clk_DIV_MSB            (* (reg8 *) SD_Init_Clk__CFG1)\r
91 #define SD_Init_Clk_DIV_MSB_PTR        ((reg8 *) SD_Init_Clk__CFG1)\r
92 \r
93 /* Mode and source configuration register */\r
94 #define SD_Init_Clk_MOD_SRC            (* (reg8 *) SD_Init_Clk__CFG2)\r
95 #define SD_Init_Clk_MOD_SRC_PTR        ((reg8 *) SD_Init_Clk__CFG2)\r
96 \r
97 #if defined(SD_Init_Clk__CFG3)\r
98 /* Analog clock phase configuration register */\r
99 #define SD_Init_Clk_PHASE              (* (reg8 *) SD_Init_Clk__CFG3)\r
100 #define SD_Init_Clk_PHASE_PTR          ((reg8 *) SD_Init_Clk__CFG3)\r
101 #endif /* defined(SD_Init_Clk__CFG3) */\r
102 \r
103 \r
104 /**************************************\r
105 *       Register Constants\r
106 **************************************/\r
107 \r
108 /* Power manager register masks */\r
109 #define SD_Init_Clk_CLKEN_MASK         SD_Init_Clk__PM_ACT_MSK\r
110 #define SD_Init_Clk_CLKSTBY_MASK       SD_Init_Clk__PM_STBY_MSK\r
111 \r
112 /* CFG2 field masks */\r
113 #define SD_Init_Clk_SRC_SEL_MSK        SD_Init_Clk__CFG2_SRC_SEL_MASK\r
114 #define SD_Init_Clk_MODE_MASK          (~(SD_Init_Clk_SRC_SEL_MSK))\r
115 \r
116 #if defined(SD_Init_Clk__CFG3)\r
117 /* CFG3 phase mask */\r
118 #define SD_Init_Clk_PHASE_MASK         SD_Init_Clk__CFG3_PHASE_DLY_MASK\r
119 #endif /* defined(SD_Init_Clk__CFG3) */\r
120 \r
121 #endif /* CY_CLOCK_SD_Init_Clk_H */\r
122 \r
123 \r
124 /* [] END OF FILE */\r