Glitch filter configuration options and update to PSoC Creator v3.2
[SCSI2SD-V6.git] / software / SCSI2SD / v3 / SCSI2SD.cydsn / Generated_Source / PSoC5 / cydevice_trm.h
1 /*******************************************************************************\r
2 * FILENAME: cydevice_trm.h\r
3\r
4 * PSoC Creator  3.2\r
5 *\r
6 * DESCRIPTION:\r
7 * This file provides all of the address values for the entire PSoC device.\r
8 * This file is automatically generated by PSoC Creator.\r
9 *\r
10 ********************************************************************************\r
11 * Copyright (c) 2007-2015 Cypress Semiconductor.  All rights reserved.\r
12 * You may use this file only in accordance with the license, terms, conditions, \r
13 * disclaimers, and limitations in the end user license agreement accompanying \r
14 * the software package with which this file was provided.\r
15 ********************************************************************************/\r
16 \r
17 #if !defined(CYDEVICE_TRM_H)\r
18 #define CYDEVICE_TRM_H\r
19 #define CYDEV_FLASH_BASE 0x00000000u\r
20 #define CYDEV_FLASH_SIZE 0x00020000u\r
21 #define CYREG_FLASH_DATA_MBASE 0x00000000u\r
22 #define CYREG_FLASH_DATA_MSIZE 0x00020000u\r
23 #define CYDEV_SRAM_BASE 0x1fffc000u\r
24 #define CYDEV_SRAM_SIZE 0x00008000u\r
25 #define CYREG_SRAM_CODE64K_MBASE 0x1fff8000u\r
26 #define CYREG_SRAM_CODE64K_MSIZE 0x00004000u\r
27 #define CYREG_SRAM_CODE32K_MBASE 0x1fffc000u\r
28 #define CYREG_SRAM_CODE32K_MSIZE 0x00002000u\r
29 #define CYREG_SRAM_CODE16K_MBASE 0x1fffe000u\r
30 #define CYREG_SRAM_CODE16K_MSIZE 0x00001000u\r
31 #define CYREG_SRAM_CODE_MBASE 0x1fffc000u\r
32 #define CYREG_SRAM_CODE_MSIZE 0x00004000u\r
33 #define CYREG_SRAM_DATA_MBASE 0x20000000u\r
34 #define CYREG_SRAM_DATA_MSIZE 0x00004000u\r
35 #define CYREG_SRAM_DATA16K_MBASE 0x20001000u\r
36 #define CYREG_SRAM_DATA16K_MSIZE 0x00001000u\r
37 #define CYREG_SRAM_DATA32K_MBASE 0x20002000u\r
38 #define CYREG_SRAM_DATA32K_MSIZE 0x00002000u\r
39 #define CYREG_SRAM_DATA64K_MBASE 0x20004000u\r
40 #define CYREG_SRAM_DATA64K_MSIZE 0x00004000u\r
41 #define CYDEV_DMA_BASE 0x20008000u\r
42 #define CYDEV_DMA_SIZE 0x00008000u\r
43 #define CYREG_DMA_SRAM64K_MBASE 0x20008000u\r
44 #define CYREG_DMA_SRAM64K_MSIZE 0x00004000u\r
45 #define CYREG_DMA_SRAM32K_MBASE 0x2000c000u\r
46 #define CYREG_DMA_SRAM32K_MSIZE 0x00002000u\r
47 #define CYREG_DMA_SRAM16K_MBASE 0x2000e000u\r
48 #define CYREG_DMA_SRAM16K_MSIZE 0x00001000u\r
49 #define CYREG_DMA_SRAM_MBASE 0x2000f000u\r
50 #define CYREG_DMA_SRAM_MSIZE 0x00001000u\r
51 #define CYDEV_CLKDIST_BASE 0x40004000u\r
52 #define CYDEV_CLKDIST_SIZE 0x00000110u\r
53 #define CYREG_CLKDIST_CR 0x40004000u\r
54 #define CYREG_CLKDIST_LD 0x40004001u\r
55 #define CYREG_CLKDIST_WRK0 0x40004002u\r
56 #define CYREG_CLKDIST_WRK1 0x40004003u\r
57 #define CYREG_CLKDIST_MSTR0 0x40004004u\r
58 #define CYREG_CLKDIST_MSTR1 0x40004005u\r
59 #define CYREG_CLKDIST_BCFG0 0x40004006u\r
60 #define CYREG_CLKDIST_BCFG1 0x40004007u\r
61 #define CYREG_CLKDIST_BCFG2 0x40004008u\r
62 #define CYREG_CLKDIST_UCFG 0x40004009u\r
63 #define CYREG_CLKDIST_DLY0 0x4000400au\r
64 #define CYREG_CLKDIST_DLY1 0x4000400bu\r
65 #define CYREG_CLKDIST_DMASK 0x40004010u\r
66 #define CYREG_CLKDIST_AMASK 0x40004014u\r
67 #define CYDEV_CLKDIST_DCFG0_BASE 0x40004080u\r
68 #define CYDEV_CLKDIST_DCFG0_SIZE 0x00000003u\r
69 #define CYREG_CLKDIST_DCFG0_CFG0 0x40004080u\r
70 #define CYREG_CLKDIST_DCFG0_CFG1 0x40004081u\r
71 #define CYREG_CLKDIST_DCFG0_CFG2 0x40004082u\r
72 #define CYDEV_CLKDIST_DCFG1_BASE 0x40004084u\r
73 #define CYDEV_CLKDIST_DCFG1_SIZE 0x00000003u\r
74 #define CYREG_CLKDIST_DCFG1_CFG0 0x40004084u\r
75 #define CYREG_CLKDIST_DCFG1_CFG1 0x40004085u\r
76 #define CYREG_CLKDIST_DCFG1_CFG2 0x40004086u\r
77 #define CYDEV_CLKDIST_DCFG2_BASE 0x40004088u\r
78 #define CYDEV_CLKDIST_DCFG2_SIZE 0x00000003u\r
79 #define CYREG_CLKDIST_DCFG2_CFG0 0x40004088u\r
80 #define CYREG_CLKDIST_DCFG2_CFG1 0x40004089u\r
81 #define CYREG_CLKDIST_DCFG2_CFG2 0x4000408au\r
82 #define CYDEV_CLKDIST_DCFG3_BASE 0x4000408cu\r
83 #define CYDEV_CLKDIST_DCFG3_SIZE 0x00000003u\r
84 #define CYREG_CLKDIST_DCFG3_CFG0 0x4000408cu\r
85 #define CYREG_CLKDIST_DCFG3_CFG1 0x4000408du\r
86 #define CYREG_CLKDIST_DCFG3_CFG2 0x4000408eu\r
87 #define CYDEV_CLKDIST_DCFG4_BASE 0x40004090u\r
88 #define CYDEV_CLKDIST_DCFG4_SIZE 0x00000003u\r
89 #define CYREG_CLKDIST_DCFG4_CFG0 0x40004090u\r
90 #define CYREG_CLKDIST_DCFG4_CFG1 0x40004091u\r
91 #define CYREG_CLKDIST_DCFG4_CFG2 0x40004092u\r
92 #define CYDEV_CLKDIST_DCFG5_BASE 0x40004094u\r
93 #define CYDEV_CLKDIST_DCFG5_SIZE 0x00000003u\r
94 #define CYREG_CLKDIST_DCFG5_CFG0 0x40004094u\r
95 #define CYREG_CLKDIST_DCFG5_CFG1 0x40004095u\r
96 #define CYREG_CLKDIST_DCFG5_CFG2 0x40004096u\r
97 #define CYDEV_CLKDIST_DCFG6_BASE 0x40004098u\r
98 #define CYDEV_CLKDIST_DCFG6_SIZE 0x00000003u\r
99 #define CYREG_CLKDIST_DCFG6_CFG0 0x40004098u\r
100 #define CYREG_CLKDIST_DCFG6_CFG1 0x40004099u\r
101 #define CYREG_CLKDIST_DCFG6_CFG2 0x4000409au\r
102 #define CYDEV_CLKDIST_DCFG7_BASE 0x4000409cu\r
103 #define CYDEV_CLKDIST_DCFG7_SIZE 0x00000003u\r
104 #define CYREG_CLKDIST_DCFG7_CFG0 0x4000409cu\r
105 #define CYREG_CLKDIST_DCFG7_CFG1 0x4000409du\r
106 #define CYREG_CLKDIST_DCFG7_CFG2 0x4000409eu\r
107 #define CYDEV_CLKDIST_ACFG0_BASE 0x40004100u\r
108 #define CYDEV_CLKDIST_ACFG0_SIZE 0x00000004u\r
109 #define CYREG_CLKDIST_ACFG0_CFG0 0x40004100u\r
110 #define CYREG_CLKDIST_ACFG0_CFG1 0x40004101u\r
111 #define CYREG_CLKDIST_ACFG0_CFG2 0x40004102u\r
112 #define CYREG_CLKDIST_ACFG0_CFG3 0x40004103u\r
113 #define CYDEV_CLKDIST_ACFG1_BASE 0x40004104u\r
114 #define CYDEV_CLKDIST_ACFG1_SIZE 0x00000004u\r
115 #define CYREG_CLKDIST_ACFG1_CFG0 0x40004104u\r
116 #define CYREG_CLKDIST_ACFG1_CFG1 0x40004105u\r
117 #define CYREG_CLKDIST_ACFG1_CFG2 0x40004106u\r
118 #define CYREG_CLKDIST_ACFG1_CFG3 0x40004107u\r
119 #define CYDEV_CLKDIST_ACFG2_BASE 0x40004108u\r
120 #define CYDEV_CLKDIST_ACFG2_SIZE 0x00000004u\r
121 #define CYREG_CLKDIST_ACFG2_CFG0 0x40004108u\r
122 #define CYREG_CLKDIST_ACFG2_CFG1 0x40004109u\r
123 #define CYREG_CLKDIST_ACFG2_CFG2 0x4000410au\r
124 #define CYREG_CLKDIST_ACFG2_CFG3 0x4000410bu\r
125 #define CYDEV_CLKDIST_ACFG3_BASE 0x4000410cu\r
126 #define CYDEV_CLKDIST_ACFG3_SIZE 0x00000004u\r
127 #define CYREG_CLKDIST_ACFG3_CFG0 0x4000410cu\r
128 #define CYREG_CLKDIST_ACFG3_CFG1 0x4000410du\r
129 #define CYREG_CLKDIST_ACFG3_CFG2 0x4000410eu\r
130 #define CYREG_CLKDIST_ACFG3_CFG3 0x4000410fu\r
131 #define CYDEV_FASTCLK_BASE 0x40004200u\r
132 #define CYDEV_FASTCLK_SIZE 0x00000026u\r
133 #define CYDEV_FASTCLK_IMO_BASE 0x40004200u\r
134 #define CYDEV_FASTCLK_IMO_SIZE 0x00000001u\r
135 #define CYREG_FASTCLK_IMO_CR 0x40004200u\r
136 #define CYDEV_FASTCLK_XMHZ_BASE 0x40004210u\r
137 #define CYDEV_FASTCLK_XMHZ_SIZE 0x00000004u\r
138 #define CYREG_FASTCLK_XMHZ_CSR 0x40004210u\r
139 #define CYREG_FASTCLK_XMHZ_CFG0 0x40004212u\r
140 #define CYREG_FASTCLK_XMHZ_CFG1 0x40004213u\r
141 #define CYDEV_FASTCLK_PLL_BASE 0x40004220u\r
142 #define CYDEV_FASTCLK_PLL_SIZE 0x00000006u\r
143 #define CYREG_FASTCLK_PLL_CFG0 0x40004220u\r
144 #define CYREG_FASTCLK_PLL_CFG1 0x40004221u\r
145 #define CYREG_FASTCLK_PLL_P 0x40004222u\r
146 #define CYREG_FASTCLK_PLL_Q 0x40004223u\r
147 #define CYREG_FASTCLK_PLL_SR 0x40004225u\r
148 #define CYDEV_SLOWCLK_BASE 0x40004300u\r
149 #define CYDEV_SLOWCLK_SIZE 0x0000000bu\r
150 #define CYDEV_SLOWCLK_ILO_BASE 0x40004300u\r
151 #define CYDEV_SLOWCLK_ILO_SIZE 0x00000002u\r
152 #define CYREG_SLOWCLK_ILO_CR0 0x40004300u\r
153 #define CYREG_SLOWCLK_ILO_CR1 0x40004301u\r
154 #define CYDEV_SLOWCLK_X32_BASE 0x40004308u\r
155 #define CYDEV_SLOWCLK_X32_SIZE 0x00000003u\r
156 #define CYREG_SLOWCLK_X32_CR 0x40004308u\r
157 #define CYREG_SLOWCLK_X32_CFG 0x40004309u\r
158 #define CYREG_SLOWCLK_X32_TST 0x4000430au\r
159 #define CYDEV_BOOST_BASE 0x40004320u\r
160 #define CYDEV_BOOST_SIZE 0x00000007u\r
161 #define CYREG_BOOST_CR0 0x40004320u\r
162 #define CYREG_BOOST_CR1 0x40004321u\r
163 #define CYREG_BOOST_CR2 0x40004322u\r
164 #define CYREG_BOOST_CR3 0x40004323u\r
165 #define CYREG_BOOST_SR 0x40004324u\r
166 #define CYREG_BOOST_CR4 0x40004325u\r
167 #define CYREG_BOOST_SR2 0x40004326u\r
168 #define CYDEV_PWRSYS_BASE 0x40004330u\r
169 #define CYDEV_PWRSYS_SIZE 0x00000002u\r
170 #define CYREG_PWRSYS_CR0 0x40004330u\r
171 #define CYREG_PWRSYS_CR1 0x40004331u\r
172 #define CYDEV_PM_BASE 0x40004380u\r
173 #define CYDEV_PM_SIZE 0x00000057u\r
174 #define CYREG_PM_TW_CFG0 0x40004380u\r
175 #define CYREG_PM_TW_CFG1 0x40004381u\r
176 #define CYREG_PM_TW_CFG2 0x40004382u\r
177 #define CYREG_PM_WDT_CFG 0x40004383u\r
178 #define CYREG_PM_WDT_CR 0x40004384u\r
179 #define CYREG_PM_INT_SR 0x40004390u\r
180 #define CYREG_PM_MODE_CFG0 0x40004391u\r
181 #define CYREG_PM_MODE_CFG1 0x40004392u\r
182 #define CYREG_PM_MODE_CSR 0x40004393u\r
183 #define CYREG_PM_USB_CR0 0x40004394u\r
184 #define CYREG_PM_WAKEUP_CFG0 0x40004398u\r
185 #define CYREG_PM_WAKEUP_CFG1 0x40004399u\r
186 #define CYREG_PM_WAKEUP_CFG2 0x4000439au\r
187 #define CYDEV_PM_ACT_BASE 0x400043a0u\r
188 #define CYDEV_PM_ACT_SIZE 0x0000000eu\r
189 #define CYREG_PM_ACT_CFG0 0x400043a0u\r
190 #define CYREG_PM_ACT_CFG1 0x400043a1u\r
191 #define CYREG_PM_ACT_CFG2 0x400043a2u\r
192 #define CYREG_PM_ACT_CFG3 0x400043a3u\r
193 #define CYREG_PM_ACT_CFG4 0x400043a4u\r
194 #define CYREG_PM_ACT_CFG5 0x400043a5u\r
195 #define CYREG_PM_ACT_CFG6 0x400043a6u\r
196 #define CYREG_PM_ACT_CFG7 0x400043a7u\r
197 #define CYREG_PM_ACT_CFG8 0x400043a8u\r
198 #define CYREG_PM_ACT_CFG9 0x400043a9u\r
199 #define CYREG_PM_ACT_CFG10 0x400043aau\r
200 #define CYREG_PM_ACT_CFG11 0x400043abu\r
201 #define CYREG_PM_ACT_CFG12 0x400043acu\r
202 #define CYREG_PM_ACT_CFG13 0x400043adu\r
203 #define CYDEV_PM_STBY_BASE 0x400043b0u\r
204 #define CYDEV_PM_STBY_SIZE 0x0000000eu\r
205 #define CYREG_PM_STBY_CFG0 0x400043b0u\r
206 #define CYREG_PM_STBY_CFG1 0x400043b1u\r
207 #define CYREG_PM_STBY_CFG2 0x400043b2u\r
208 #define CYREG_PM_STBY_CFG3 0x400043b3u\r
209 #define CYREG_PM_STBY_CFG4 0x400043b4u\r
210 #define CYREG_PM_STBY_CFG5 0x400043b5u\r
211 #define CYREG_PM_STBY_CFG6 0x400043b6u\r
212 #define CYREG_PM_STBY_CFG7 0x400043b7u\r
213 #define CYREG_PM_STBY_CFG8 0x400043b8u\r
214 #define CYREG_PM_STBY_CFG9 0x400043b9u\r
215 #define CYREG_PM_STBY_CFG10 0x400043bau\r
216 #define CYREG_PM_STBY_CFG11 0x400043bbu\r
217 #define CYREG_PM_STBY_CFG12 0x400043bcu\r
218 #define CYREG_PM_STBY_CFG13 0x400043bdu\r
219 #define CYDEV_PM_AVAIL_BASE 0x400043c0u\r
220 #define CYDEV_PM_AVAIL_SIZE 0x00000017u\r
221 #define CYREG_PM_AVAIL_CR0 0x400043c0u\r
222 #define CYREG_PM_AVAIL_CR1 0x400043c1u\r
223 #define CYREG_PM_AVAIL_CR2 0x400043c2u\r
224 #define CYREG_PM_AVAIL_CR3 0x400043c3u\r
225 #define CYREG_PM_AVAIL_CR4 0x400043c4u\r
226 #define CYREG_PM_AVAIL_CR5 0x400043c5u\r
227 #define CYREG_PM_AVAIL_CR6 0x400043c6u\r
228 #define CYREG_PM_AVAIL_SR0 0x400043d0u\r
229 #define CYREG_PM_AVAIL_SR1 0x400043d1u\r
230 #define CYREG_PM_AVAIL_SR2 0x400043d2u\r
231 #define CYREG_PM_AVAIL_SR3 0x400043d3u\r
232 #define CYREG_PM_AVAIL_SR4 0x400043d4u\r
233 #define CYREG_PM_AVAIL_SR5 0x400043d5u\r
234 #define CYREG_PM_AVAIL_SR6 0x400043d6u\r
235 #define CYDEV_PICU_BASE 0x40004500u\r
236 #define CYDEV_PICU_SIZE 0x000000b0u\r
237 #define CYDEV_PICU_INTTYPE_BASE 0x40004500u\r
238 #define CYDEV_PICU_INTTYPE_SIZE 0x00000080u\r
239 #define CYDEV_PICU_INTTYPE_PICU0_BASE 0x40004500u\r
240 #define CYDEV_PICU_INTTYPE_PICU0_SIZE 0x00000008u\r
241 #define CYREG_PICU0_INTTYPE0 0x40004500u\r
242 #define CYREG_PICU0_INTTYPE1 0x40004501u\r
243 #define CYREG_PICU0_INTTYPE2 0x40004502u\r
244 #define CYREG_PICU0_INTTYPE3 0x40004503u\r
245 #define CYREG_PICU0_INTTYPE4 0x40004504u\r
246 #define CYREG_PICU0_INTTYPE5 0x40004505u\r
247 #define CYREG_PICU0_INTTYPE6 0x40004506u\r
248 #define CYREG_PICU0_INTTYPE7 0x40004507u\r
249 #define CYDEV_PICU_INTTYPE_PICU1_BASE 0x40004508u\r
250 #define CYDEV_PICU_INTTYPE_PICU1_SIZE 0x00000008u\r
251 #define CYREG_PICU1_INTTYPE0 0x40004508u\r
252 #define CYREG_PICU1_INTTYPE1 0x40004509u\r
253 #define CYREG_PICU1_INTTYPE2 0x4000450au\r
254 #define CYREG_PICU1_INTTYPE3 0x4000450bu\r
255 #define CYREG_PICU1_INTTYPE4 0x4000450cu\r
256 #define CYREG_PICU1_INTTYPE5 0x4000450du\r
257 #define CYREG_PICU1_INTTYPE6 0x4000450eu\r
258 #define CYREG_PICU1_INTTYPE7 0x4000450fu\r
259 #define CYDEV_PICU_INTTYPE_PICU2_BASE 0x40004510u\r
260 #define CYDEV_PICU_INTTYPE_PICU2_SIZE 0x00000008u\r
261 #define CYREG_PICU2_INTTYPE0 0x40004510u\r
262 #define CYREG_PICU2_INTTYPE1 0x40004511u\r
263 #define CYREG_PICU2_INTTYPE2 0x40004512u\r
264 #define CYREG_PICU2_INTTYPE3 0x40004513u\r
265 #define CYREG_PICU2_INTTYPE4 0x40004514u\r
266 #define CYREG_PICU2_INTTYPE5 0x40004515u\r
267 #define CYREG_PICU2_INTTYPE6 0x40004516u\r
268 #define CYREG_PICU2_INTTYPE7 0x40004517u\r
269 #define CYDEV_PICU_INTTYPE_PICU3_BASE 0x40004518u\r
270 #define CYDEV_PICU_INTTYPE_PICU3_SIZE 0x00000008u\r
271 #define CYREG_PICU3_INTTYPE0 0x40004518u\r
272 #define CYREG_PICU3_INTTYPE1 0x40004519u\r
273 #define CYREG_PICU3_INTTYPE2 0x4000451au\r
274 #define CYREG_PICU3_INTTYPE3 0x4000451bu\r
275 #define CYREG_PICU3_INTTYPE4 0x4000451cu\r
276 #define CYREG_PICU3_INTTYPE5 0x4000451du\r
277 #define CYREG_PICU3_INTTYPE6 0x4000451eu\r
278 #define CYREG_PICU3_INTTYPE7 0x4000451fu\r
279 #define CYDEV_PICU_INTTYPE_PICU4_BASE 0x40004520u\r
280 #define CYDEV_PICU_INTTYPE_PICU4_SIZE 0x00000008u\r
281 #define CYREG_PICU4_INTTYPE0 0x40004520u\r
282 #define CYREG_PICU4_INTTYPE1 0x40004521u\r
283 #define CYREG_PICU4_INTTYPE2 0x40004522u\r
284 #define CYREG_PICU4_INTTYPE3 0x40004523u\r
285 #define CYREG_PICU4_INTTYPE4 0x40004524u\r
286 #define CYREG_PICU4_INTTYPE5 0x40004525u\r
287 #define CYREG_PICU4_INTTYPE6 0x40004526u\r
288 #define CYREG_PICU4_INTTYPE7 0x40004527u\r
289 #define CYDEV_PICU_INTTYPE_PICU5_BASE 0x40004528u\r
290 #define CYDEV_PICU_INTTYPE_PICU5_SIZE 0x00000008u\r
291 #define CYREG_PICU5_INTTYPE0 0x40004528u\r
292 #define CYREG_PICU5_INTTYPE1 0x40004529u\r
293 #define CYREG_PICU5_INTTYPE2 0x4000452au\r
294 #define CYREG_PICU5_INTTYPE3 0x4000452bu\r
295 #define CYREG_PICU5_INTTYPE4 0x4000452cu\r
296 #define CYREG_PICU5_INTTYPE5 0x4000452du\r
297 #define CYREG_PICU5_INTTYPE6 0x4000452eu\r
298 #define CYREG_PICU5_INTTYPE7 0x4000452fu\r
299 #define CYDEV_PICU_INTTYPE_PICU6_BASE 0x40004530u\r
300 #define CYDEV_PICU_INTTYPE_PICU6_SIZE 0x00000008u\r
301 #define CYREG_PICU6_INTTYPE0 0x40004530u\r
302 #define CYREG_PICU6_INTTYPE1 0x40004531u\r
303 #define CYREG_PICU6_INTTYPE2 0x40004532u\r
304 #define CYREG_PICU6_INTTYPE3 0x40004533u\r
305 #define CYREG_PICU6_INTTYPE4 0x40004534u\r
306 #define CYREG_PICU6_INTTYPE5 0x40004535u\r
307 #define CYREG_PICU6_INTTYPE6 0x40004536u\r
308 #define CYREG_PICU6_INTTYPE7 0x40004537u\r
309 #define CYDEV_PICU_INTTYPE_PICU12_BASE 0x40004560u\r
310 #define CYDEV_PICU_INTTYPE_PICU12_SIZE 0x00000008u\r
311 #define CYREG_PICU12_INTTYPE0 0x40004560u\r
312 #define CYREG_PICU12_INTTYPE1 0x40004561u\r
313 #define CYREG_PICU12_INTTYPE2 0x40004562u\r
314 #define CYREG_PICU12_INTTYPE3 0x40004563u\r
315 #define CYREG_PICU12_INTTYPE4 0x40004564u\r
316 #define CYREG_PICU12_INTTYPE5 0x40004565u\r
317 #define CYREG_PICU12_INTTYPE6 0x40004566u\r
318 #define CYREG_PICU12_INTTYPE7 0x40004567u\r
319 #define CYDEV_PICU_INTTYPE_PICU15_BASE 0x40004578u\r
320 #define CYDEV_PICU_INTTYPE_PICU15_SIZE 0x00000008u\r
321 #define CYREG_PICU15_INTTYPE0 0x40004578u\r
322 #define CYREG_PICU15_INTTYPE1 0x40004579u\r
323 #define CYREG_PICU15_INTTYPE2 0x4000457au\r
324 #define CYREG_PICU15_INTTYPE3 0x4000457bu\r
325 #define CYREG_PICU15_INTTYPE4 0x4000457cu\r
326 #define CYREG_PICU15_INTTYPE5 0x4000457du\r
327 #define CYREG_PICU15_INTTYPE6 0x4000457eu\r
328 #define CYREG_PICU15_INTTYPE7 0x4000457fu\r
329 #define CYDEV_PICU_STAT_BASE 0x40004580u\r
330 #define CYDEV_PICU_STAT_SIZE 0x00000010u\r
331 #define CYDEV_PICU_STAT_PICU0_BASE 0x40004580u\r
332 #define CYDEV_PICU_STAT_PICU0_SIZE 0x00000001u\r
333 #define CYREG_PICU0_INTSTAT 0x40004580u\r
334 #define CYDEV_PICU_STAT_PICU1_BASE 0x40004581u\r
335 #define CYDEV_PICU_STAT_PICU1_SIZE 0x00000001u\r
336 #define CYREG_PICU1_INTSTAT 0x40004581u\r
337 #define CYDEV_PICU_STAT_PICU2_BASE 0x40004582u\r
338 #define CYDEV_PICU_STAT_PICU2_SIZE 0x00000001u\r
339 #define CYREG_PICU2_INTSTAT 0x40004582u\r
340 #define CYDEV_PICU_STAT_PICU3_BASE 0x40004583u\r
341 #define CYDEV_PICU_STAT_PICU3_SIZE 0x00000001u\r
342 #define CYREG_PICU3_INTSTAT 0x40004583u\r
343 #define CYDEV_PICU_STAT_PICU4_BASE 0x40004584u\r
344 #define CYDEV_PICU_STAT_PICU4_SIZE 0x00000001u\r
345 #define CYREG_PICU4_INTSTAT 0x40004584u\r
346 #define CYDEV_PICU_STAT_PICU5_BASE 0x40004585u\r
347 #define CYDEV_PICU_STAT_PICU5_SIZE 0x00000001u\r
348 #define CYREG_PICU5_INTSTAT 0x40004585u\r
349 #define CYDEV_PICU_STAT_PICU6_BASE 0x40004586u\r
350 #define CYDEV_PICU_STAT_PICU6_SIZE 0x00000001u\r
351 #define CYREG_PICU6_INTSTAT 0x40004586u\r
352 #define CYDEV_PICU_STAT_PICU12_BASE 0x4000458cu\r
353 #define CYDEV_PICU_STAT_PICU12_SIZE 0x00000001u\r
354 #define CYREG_PICU12_INTSTAT 0x4000458cu\r
355 #define CYDEV_PICU_STAT_PICU15_BASE 0x4000458fu\r
356 #define CYDEV_PICU_STAT_PICU15_SIZE 0x00000001u\r
357 #define CYREG_PICU15_INTSTAT 0x4000458fu\r
358 #define CYDEV_PICU_SNAP_BASE 0x40004590u\r
359 #define CYDEV_PICU_SNAP_SIZE 0x00000010u\r
360 #define CYDEV_PICU_SNAP_PICU0_BASE 0x40004590u\r
361 #define CYDEV_PICU_SNAP_PICU0_SIZE 0x00000001u\r
362 #define CYREG_PICU0_SNAP 0x40004590u\r
363 #define CYDEV_PICU_SNAP_PICU1_BASE 0x40004591u\r
364 #define CYDEV_PICU_SNAP_PICU1_SIZE 0x00000001u\r
365 #define CYREG_PICU1_SNAP 0x40004591u\r
366 #define CYDEV_PICU_SNAP_PICU2_BASE 0x40004592u\r
367 #define CYDEV_PICU_SNAP_PICU2_SIZE 0x00000001u\r
368 #define CYREG_PICU2_SNAP 0x40004592u\r
369 #define CYDEV_PICU_SNAP_PICU3_BASE 0x40004593u\r
370 #define CYDEV_PICU_SNAP_PICU3_SIZE 0x00000001u\r
371 #define CYREG_PICU3_SNAP 0x40004593u\r
372 #define CYDEV_PICU_SNAP_PICU4_BASE 0x40004594u\r
373 #define CYDEV_PICU_SNAP_PICU4_SIZE 0x00000001u\r
374 #define CYREG_PICU4_SNAP 0x40004594u\r
375 #define CYDEV_PICU_SNAP_PICU5_BASE 0x40004595u\r
376 #define CYDEV_PICU_SNAP_PICU5_SIZE 0x00000001u\r
377 #define CYREG_PICU5_SNAP 0x40004595u\r
378 #define CYDEV_PICU_SNAP_PICU6_BASE 0x40004596u\r
379 #define CYDEV_PICU_SNAP_PICU6_SIZE 0x00000001u\r
380 #define CYREG_PICU6_SNAP 0x40004596u\r
381 #define CYDEV_PICU_SNAP_PICU12_BASE 0x4000459cu\r
382 #define CYDEV_PICU_SNAP_PICU12_SIZE 0x00000001u\r
383 #define CYREG_PICU12_SNAP 0x4000459cu\r
384 #define CYDEV_PICU_SNAP_PICU_15_BASE 0x4000459fu\r
385 #define CYDEV_PICU_SNAP_PICU_15_SIZE 0x00000001u\r
386 #define CYREG_PICU_15_SNAP_15 0x4000459fu\r
387 #define CYDEV_PICU_DISABLE_COR_BASE 0x400045a0u\r
388 #define CYDEV_PICU_DISABLE_COR_SIZE 0x00000010u\r
389 #define CYDEV_PICU_DISABLE_COR_PICU0_BASE 0x400045a0u\r
390 #define CYDEV_PICU_DISABLE_COR_PICU0_SIZE 0x00000001u\r
391 #define CYREG_PICU0_DISABLE_COR 0x400045a0u\r
392 #define CYDEV_PICU_DISABLE_COR_PICU1_BASE 0x400045a1u\r
393 #define CYDEV_PICU_DISABLE_COR_PICU1_SIZE 0x00000001u\r
394 #define CYREG_PICU1_DISABLE_COR 0x400045a1u\r
395 #define CYDEV_PICU_DISABLE_COR_PICU2_BASE 0x400045a2u\r
396 #define CYDEV_PICU_DISABLE_COR_PICU2_SIZE 0x00000001u\r
397 #define CYREG_PICU2_DISABLE_COR 0x400045a2u\r
398 #define CYDEV_PICU_DISABLE_COR_PICU3_BASE 0x400045a3u\r
399 #define CYDEV_PICU_DISABLE_COR_PICU3_SIZE 0x00000001u\r
400 #define CYREG_PICU3_DISABLE_COR 0x400045a3u\r
401 #define CYDEV_PICU_DISABLE_COR_PICU4_BASE 0x400045a4u\r
402 #define CYDEV_PICU_DISABLE_COR_PICU4_SIZE 0x00000001u\r
403 #define CYREG_PICU4_DISABLE_COR 0x400045a4u\r
404 #define CYDEV_PICU_DISABLE_COR_PICU5_BASE 0x400045a5u\r
405 #define CYDEV_PICU_DISABLE_COR_PICU5_SIZE 0x00000001u\r
406 #define CYREG_PICU5_DISABLE_COR 0x400045a5u\r
407 #define CYDEV_PICU_DISABLE_COR_PICU6_BASE 0x400045a6u\r
408 #define CYDEV_PICU_DISABLE_COR_PICU6_SIZE 0x00000001u\r
409 #define CYREG_PICU6_DISABLE_COR 0x400045a6u\r
410 #define CYDEV_PICU_DISABLE_COR_PICU12_BASE 0x400045acu\r
411 #define CYDEV_PICU_DISABLE_COR_PICU12_SIZE 0x00000001u\r
412 #define CYREG_PICU12_DISABLE_COR 0x400045acu\r
413 #define CYDEV_PICU_DISABLE_COR_PICU15_BASE 0x400045afu\r
414 #define CYDEV_PICU_DISABLE_COR_PICU15_SIZE 0x00000001u\r
415 #define CYREG_PICU15_DISABLE_COR 0x400045afu\r
416 #define CYDEV_MFGCFG_BASE 0x40004600u\r
417 #define CYDEV_MFGCFG_SIZE 0x000000edu\r
418 #define CYDEV_MFGCFG_ANAIF_BASE 0x40004600u\r
419 #define CYDEV_MFGCFG_ANAIF_SIZE 0x00000038u\r
420 #define CYDEV_MFGCFG_ANAIF_DAC0_BASE 0x40004608u\r
421 #define CYDEV_MFGCFG_ANAIF_DAC0_SIZE 0x00000001u\r
422 #define CYREG_DAC0_TR 0x40004608u\r
423 #define CYDEV_MFGCFG_ANAIF_DAC1_BASE 0x40004609u\r
424 #define CYDEV_MFGCFG_ANAIF_DAC1_SIZE 0x00000001u\r
425 #define CYREG_DAC1_TR 0x40004609u\r
426 #define CYDEV_MFGCFG_ANAIF_DAC2_BASE 0x4000460au\r
427 #define CYDEV_MFGCFG_ANAIF_DAC2_SIZE 0x00000001u\r
428 #define CYREG_DAC2_TR 0x4000460au\r
429 #define CYDEV_MFGCFG_ANAIF_DAC3_BASE 0x4000460bu\r
430 #define CYDEV_MFGCFG_ANAIF_DAC3_SIZE 0x00000001u\r
431 #define CYREG_DAC3_TR 0x4000460bu\r
432 #define CYDEV_MFGCFG_ANAIF_NPUMP_DSM_BASE 0x40004610u\r
433 #define CYDEV_MFGCFG_ANAIF_NPUMP_DSM_SIZE 0x00000001u\r
434 #define CYREG_NPUMP_DSM_TR0 0x40004610u\r
435 #define CYDEV_MFGCFG_ANAIF_NPUMP_SC_BASE 0x40004611u\r
436 #define CYDEV_MFGCFG_ANAIF_NPUMP_SC_SIZE 0x00000001u\r
437 #define CYREG_NPUMP_SC_TR0 0x40004611u\r
438 #define CYDEV_MFGCFG_ANAIF_NPUMP_OPAMP_BASE 0x40004612u\r
439 #define CYDEV_MFGCFG_ANAIF_NPUMP_OPAMP_SIZE 0x00000001u\r
440 #define CYREG_NPUMP_OPAMP_TR0 0x40004612u\r
441 #define CYDEV_MFGCFG_ANAIF_SAR0_BASE 0x40004614u\r
442 #define CYDEV_MFGCFG_ANAIF_SAR0_SIZE 0x00000001u\r
443 #define CYREG_SAR0_TR0 0x40004614u\r
444 #define CYDEV_MFGCFG_ANAIF_SAR1_BASE 0x40004616u\r
445 #define CYDEV_MFGCFG_ANAIF_SAR1_SIZE 0x00000001u\r
446 #define CYREG_SAR1_TR0 0x40004616u\r
447 #define CYDEV_MFGCFG_ANAIF_OPAMP0_BASE 0x40004620u\r
448 #define CYDEV_MFGCFG_ANAIF_OPAMP0_SIZE 0x00000002u\r
449 #define CYREG_OPAMP0_TR0 0x40004620u\r
450 #define CYREG_OPAMP0_TR1 0x40004621u\r
451 #define CYDEV_MFGCFG_ANAIF_OPAMP1_BASE 0x40004622u\r
452 #define CYDEV_MFGCFG_ANAIF_OPAMP1_SIZE 0x00000002u\r
453 #define CYREG_OPAMP1_TR0 0x40004622u\r
454 #define CYREG_OPAMP1_TR1 0x40004623u\r
455 #define CYDEV_MFGCFG_ANAIF_OPAMP2_BASE 0x40004624u\r
456 #define CYDEV_MFGCFG_ANAIF_OPAMP2_SIZE 0x00000002u\r
457 #define CYREG_OPAMP2_TR0 0x40004624u\r
458 #define CYREG_OPAMP2_TR1 0x40004625u\r
459 #define CYDEV_MFGCFG_ANAIF_OPAMP3_BASE 0x40004626u\r
460 #define CYDEV_MFGCFG_ANAIF_OPAMP3_SIZE 0x00000002u\r
461 #define CYREG_OPAMP3_TR0 0x40004626u\r
462 #define CYREG_OPAMP3_TR1 0x40004627u\r
463 #define CYDEV_MFGCFG_ANAIF_CMP0_BASE 0x40004630u\r
464 #define CYDEV_MFGCFG_ANAIF_CMP0_SIZE 0x00000002u\r
465 #define CYREG_CMP0_TR0 0x40004630u\r
466 #define CYREG_CMP0_TR1 0x40004631u\r
467 #define CYDEV_MFGCFG_ANAIF_CMP1_BASE 0x40004632u\r
468 #define CYDEV_MFGCFG_ANAIF_CMP1_SIZE 0x00000002u\r
469 #define CYREG_CMP1_TR0 0x40004632u\r
470 #define CYREG_CMP1_TR1 0x40004633u\r
471 #define CYDEV_MFGCFG_ANAIF_CMP2_BASE 0x40004634u\r
472 #define CYDEV_MFGCFG_ANAIF_CMP2_SIZE 0x00000002u\r
473 #define CYREG_CMP2_TR0 0x40004634u\r
474 #define CYREG_CMP2_TR1 0x40004635u\r
475 #define CYDEV_MFGCFG_ANAIF_CMP3_BASE 0x40004636u\r
476 #define CYDEV_MFGCFG_ANAIF_CMP3_SIZE 0x00000002u\r
477 #define CYREG_CMP3_TR0 0x40004636u\r
478 #define CYREG_CMP3_TR1 0x40004637u\r
479 #define CYDEV_MFGCFG_PWRSYS_BASE 0x40004680u\r
480 #define CYDEV_MFGCFG_PWRSYS_SIZE 0x0000000bu\r
481 #define CYREG_PWRSYS_HIB_TR0 0x40004680u\r
482 #define CYREG_PWRSYS_HIB_TR1 0x40004681u\r
483 #define CYREG_PWRSYS_I2C_TR 0x40004682u\r
484 #define CYREG_PWRSYS_SLP_TR 0x40004683u\r
485 #define CYREG_PWRSYS_BUZZ_TR 0x40004684u\r
486 #define CYREG_PWRSYS_WAKE_TR0 0x40004685u\r
487 #define CYREG_PWRSYS_WAKE_TR1 0x40004686u\r
488 #define CYREG_PWRSYS_BREF_TR 0x40004687u\r
489 #define CYREG_PWRSYS_BG_TR 0x40004688u\r
490 #define CYREG_PWRSYS_WAKE_TR2 0x40004689u\r
491 #define CYREG_PWRSYS_WAKE_TR3 0x4000468au\r
492 #define CYDEV_MFGCFG_ILO_BASE 0x40004690u\r
493 #define CYDEV_MFGCFG_ILO_SIZE 0x00000002u\r
494 #define CYREG_ILO_TR0 0x40004690u\r
495 #define CYREG_ILO_TR1 0x40004691u\r
496 #define CYDEV_MFGCFG_X32_BASE 0x40004698u\r
497 #define CYDEV_MFGCFG_X32_SIZE 0x00000001u\r
498 #define CYREG_X32_TR 0x40004698u\r
499 #define CYDEV_MFGCFG_IMO_BASE 0x400046a0u\r
500 #define CYDEV_MFGCFG_IMO_SIZE 0x00000005u\r
501 #define CYREG_IMO_TR0 0x400046a0u\r
502 #define CYREG_IMO_TR1 0x400046a1u\r
503 #define CYREG_IMO_GAIN 0x400046a2u\r
504 #define CYREG_IMO_C36M 0x400046a3u\r
505 #define CYREG_IMO_TR2 0x400046a4u\r
506 #define CYDEV_MFGCFG_XMHZ_BASE 0x400046a8u\r
507 #define CYDEV_MFGCFG_XMHZ_SIZE 0x00000001u\r
508 #define CYREG_XMHZ_TR 0x400046a8u\r
509 #define CYREG_MFGCFG_DLY 0x400046c0u\r
510 #define CYDEV_MFGCFG_MLOGIC_BASE 0x400046e0u\r
511 #define CYDEV_MFGCFG_MLOGIC_SIZE 0x0000000du\r
512 #define CYREG_MLOGIC_DMPSTR 0x400046e2u\r
513 #define CYDEV_MFGCFG_MLOGIC_SEG_BASE 0x400046e4u\r
514 #define CYDEV_MFGCFG_MLOGIC_SEG_SIZE 0x00000002u\r
515 #define CYREG_MLOGIC_SEG_CR 0x400046e4u\r
516 #define CYREG_MLOGIC_SEG_CFG0 0x400046e5u\r
517 #define CYREG_MLOGIC_DEBUG 0x400046e8u\r
518 #define CYDEV_MFGCFG_MLOGIC_CPU_SCR_BASE 0x400046eau\r
519 #define CYDEV_MFGCFG_MLOGIC_CPU_SCR_SIZE 0x00000001u\r
520 #define CYREG_MLOGIC_CPU_SCR_CPU_SCR 0x400046eau\r
521 #define CYREG_MLOGIC_REV_ID 0x400046ecu\r
522 #define CYDEV_RESET_BASE 0x400046f0u\r
523 #define CYDEV_RESET_SIZE 0x0000000fu\r
524 #define CYREG_RESET_IPOR_CR0 0x400046f0u\r
525 #define CYREG_RESET_IPOR_CR1 0x400046f1u\r
526 #define CYREG_RESET_IPOR_CR2 0x400046f2u\r
527 #define CYREG_RESET_IPOR_CR3 0x400046f3u\r
528 #define CYREG_RESET_CR0 0x400046f4u\r
529 #define CYREG_RESET_CR1 0x400046f5u\r
530 #define CYREG_RESET_CR2 0x400046f6u\r
531 #define CYREG_RESET_CR3 0x400046f7u\r
532 #define CYREG_RESET_CR4 0x400046f8u\r
533 #define CYREG_RESET_CR5 0x400046f9u\r
534 #define CYREG_RESET_SR0 0x400046fau\r
535 #define CYREG_RESET_SR1 0x400046fbu\r
536 #define CYREG_RESET_SR2 0x400046fcu\r
537 #define CYREG_RESET_SR3 0x400046fdu\r
538 #define CYREG_RESET_TR 0x400046feu\r
539 #define CYDEV_SPC_BASE 0x40004700u\r
540 #define CYDEV_SPC_SIZE 0x00000100u\r
541 #define CYREG_SPC_FM_EE_CR 0x40004700u\r
542 #define CYREG_SPC_FM_EE_WAKE_CNT 0x40004701u\r
543 #define CYREG_SPC_EE_SCR 0x40004702u\r
544 #define CYREG_SPC_EE_ERR 0x40004703u\r
545 #define CYREG_SPC_CPU_DATA 0x40004720u\r
546 #define CYREG_SPC_DMA_DATA 0x40004721u\r
547 #define CYREG_SPC_SR 0x40004722u\r
548 #define CYREG_SPC_CR 0x40004723u\r
549 #define CYDEV_SPC_DMM_MAP_BASE 0x40004780u\r
550 #define CYDEV_SPC_DMM_MAP_SIZE 0x00000080u\r
551 #define CYREG_SPC_DMM_MAP_SRAM_MBASE 0x40004780u\r
552 #define CYREG_SPC_DMM_MAP_SRAM_MSIZE 0x00000080u\r
553 #define CYDEV_CACHE_BASE 0x40004800u\r
554 #define CYDEV_CACHE_SIZE 0x0000009cu\r
555 #define CYREG_CACHE_CC_CTL 0x40004800u\r
556 #define CYREG_CACHE_ECC_CORR 0x40004880u\r
557 #define CYREG_CACHE_ECC_ERR 0x40004888u\r
558 #define CYREG_CACHE_FLASH_ERR 0x40004890u\r
559 #define CYREG_CACHE_HITMISS 0x40004898u\r
560 #define CYDEV_I2C_BASE 0x40004900u\r
561 #define CYDEV_I2C_SIZE 0x000000e1u\r
562 #define CYREG_I2C_XCFG 0x400049c8u\r
563 #define CYREG_I2C_ADR 0x400049cau\r
564 #define CYREG_I2C_CFG 0x400049d6u\r
565 #define CYREG_I2C_CSR 0x400049d7u\r
566 #define CYREG_I2C_D 0x400049d8u\r
567 #define CYREG_I2C_MCSR 0x400049d9u\r
568 #define CYREG_I2C_CLK_DIV1 0x400049dbu\r
569 #define CYREG_I2C_CLK_DIV2 0x400049dcu\r
570 #define CYREG_I2C_TMOUT_CSR 0x400049ddu\r
571 #define CYREG_I2C_TMOUT_SR 0x400049deu\r
572 #define CYREG_I2C_TMOUT_CFG0 0x400049dfu\r
573 #define CYREG_I2C_TMOUT_CFG1 0x400049e0u\r
574 #define CYDEV_DEC_BASE 0x40004e00u\r
575 #define CYDEV_DEC_SIZE 0x00000015u\r
576 #define CYREG_DEC_CR 0x40004e00u\r
577 #define CYREG_DEC_SR 0x40004e01u\r
578 #define CYREG_DEC_SHIFT1 0x40004e02u\r
579 #define CYREG_DEC_SHIFT2 0x40004e03u\r
580 #define CYREG_DEC_DR2 0x40004e04u\r
581 #define CYREG_DEC_DR2H 0x40004e05u\r
582 #define CYREG_DEC_DR1 0x40004e06u\r
583 #define CYREG_DEC_OCOR 0x40004e08u\r
584 #define CYREG_DEC_OCORM 0x40004e09u\r
585 #define CYREG_DEC_OCORH 0x40004e0au\r
586 #define CYREG_DEC_GCOR 0x40004e0cu\r
587 #define CYREG_DEC_GCORH 0x40004e0du\r
588 #define CYREG_DEC_GVAL 0x40004e0eu\r
589 #define CYREG_DEC_OUTSAMP 0x40004e10u\r
590 #define CYREG_DEC_OUTSAMPM 0x40004e11u\r
591 #define CYREG_DEC_OUTSAMPH 0x40004e12u\r
592 #define CYREG_DEC_OUTSAMPS 0x40004e13u\r
593 #define CYREG_DEC_COHER 0x40004e14u\r
594 #define CYDEV_TMR0_BASE 0x40004f00u\r
595 #define CYDEV_TMR0_SIZE 0x0000000cu\r
596 #define CYREG_TMR0_CFG0 0x40004f00u\r
597 #define CYREG_TMR0_CFG1 0x40004f01u\r
598 #define CYREG_TMR0_CFG2 0x40004f02u\r
599 #define CYREG_TMR0_SR0 0x40004f03u\r
600 #define CYREG_TMR0_PER0 0x40004f04u\r
601 #define CYREG_TMR0_PER1 0x40004f05u\r
602 #define CYREG_TMR0_CNT_CMP0 0x40004f06u\r
603 #define CYREG_TMR0_CNT_CMP1 0x40004f07u\r
604 #define CYREG_TMR0_CAP0 0x40004f08u\r
605 #define CYREG_TMR0_CAP1 0x40004f09u\r
606 #define CYREG_TMR0_RT0 0x40004f0au\r
607 #define CYREG_TMR0_RT1 0x40004f0bu\r
608 #define CYDEV_TMR1_BASE 0x40004f0cu\r
609 #define CYDEV_TMR1_SIZE 0x0000000cu\r
610 #define CYREG_TMR1_CFG0 0x40004f0cu\r
611 #define CYREG_TMR1_CFG1 0x40004f0du\r
612 #define CYREG_TMR1_CFG2 0x40004f0eu\r
613 #define CYREG_TMR1_SR0 0x40004f0fu\r
614 #define CYREG_TMR1_PER0 0x40004f10u\r
615 #define CYREG_TMR1_PER1 0x40004f11u\r
616 #define CYREG_TMR1_CNT_CMP0 0x40004f12u\r
617 #define CYREG_TMR1_CNT_CMP1 0x40004f13u\r
618 #define CYREG_TMR1_CAP0 0x40004f14u\r
619 #define CYREG_TMR1_CAP1 0x40004f15u\r
620 #define CYREG_TMR1_RT0 0x40004f16u\r
621 #define CYREG_TMR1_RT1 0x40004f17u\r
622 #define CYDEV_TMR2_BASE 0x40004f18u\r
623 #define CYDEV_TMR2_SIZE 0x0000000cu\r
624 #define CYREG_TMR2_CFG0 0x40004f18u\r
625 #define CYREG_TMR2_CFG1 0x40004f19u\r
626 #define CYREG_TMR2_CFG2 0x40004f1au\r
627 #define CYREG_TMR2_SR0 0x40004f1bu\r
628 #define CYREG_TMR2_PER0 0x40004f1cu\r
629 #define CYREG_TMR2_PER1 0x40004f1du\r
630 #define CYREG_TMR2_CNT_CMP0 0x40004f1eu\r
631 #define CYREG_TMR2_CNT_CMP1 0x40004f1fu\r
632 #define CYREG_TMR2_CAP0 0x40004f20u\r
633 #define CYREG_TMR2_CAP1 0x40004f21u\r
634 #define CYREG_TMR2_RT0 0x40004f22u\r
635 #define CYREG_TMR2_RT1 0x40004f23u\r
636 #define CYDEV_TMR3_BASE 0x40004f24u\r
637 #define CYDEV_TMR3_SIZE 0x0000000cu\r
638 #define CYREG_TMR3_CFG0 0x40004f24u\r
639 #define CYREG_TMR3_CFG1 0x40004f25u\r
640 #define CYREG_TMR3_CFG2 0x40004f26u\r
641 #define CYREG_TMR3_SR0 0x40004f27u\r
642 #define CYREG_TMR3_PER0 0x40004f28u\r
643 #define CYREG_TMR3_PER1 0x40004f29u\r
644 #define CYREG_TMR3_CNT_CMP0 0x40004f2au\r
645 #define CYREG_TMR3_CNT_CMP1 0x40004f2bu\r
646 #define CYREG_TMR3_CAP0 0x40004f2cu\r
647 #define CYREG_TMR3_CAP1 0x40004f2du\r
648 #define CYREG_TMR3_RT0 0x40004f2eu\r
649 #define CYREG_TMR3_RT1 0x40004f2fu\r
650 #define CYDEV_IO_BASE 0x40005000u\r
651 #define CYDEV_IO_SIZE 0x00000200u\r
652 #define CYDEV_IO_PC_BASE 0x40005000u\r
653 #define CYDEV_IO_PC_SIZE 0x00000080u\r
654 #define CYDEV_IO_PC_PRT0_BASE 0x40005000u\r
655 #define CYDEV_IO_PC_PRT0_SIZE 0x00000008u\r
656 #define CYREG_PRT0_PC0 0x40005000u\r
657 #define CYREG_PRT0_PC1 0x40005001u\r
658 #define CYREG_PRT0_PC2 0x40005002u\r
659 #define CYREG_PRT0_PC3 0x40005003u\r
660 #define CYREG_PRT0_PC4 0x40005004u\r
661 #define CYREG_PRT0_PC5 0x40005005u\r
662 #define CYREG_PRT0_PC6 0x40005006u\r
663 #define CYREG_PRT0_PC7 0x40005007u\r
664 #define CYDEV_IO_PC_PRT1_BASE 0x40005008u\r
665 #define CYDEV_IO_PC_PRT1_SIZE 0x00000008u\r
666 #define CYREG_PRT1_PC0 0x40005008u\r
667 #define CYREG_PRT1_PC1 0x40005009u\r
668 #define CYREG_PRT1_PC2 0x4000500au\r
669 #define CYREG_PRT1_PC3 0x4000500bu\r
670 #define CYREG_PRT1_PC4 0x4000500cu\r
671 #define CYREG_PRT1_PC5 0x4000500du\r
672 #define CYREG_PRT1_PC6 0x4000500eu\r
673 #define CYREG_PRT1_PC7 0x4000500fu\r
674 #define CYDEV_IO_PC_PRT2_BASE 0x40005010u\r
675 #define CYDEV_IO_PC_PRT2_SIZE 0x00000008u\r
676 #define CYREG_PRT2_PC0 0x40005010u\r
677 #define CYREG_PRT2_PC1 0x40005011u\r
678 #define CYREG_PRT2_PC2 0x40005012u\r
679 #define CYREG_PRT2_PC3 0x40005013u\r
680 #define CYREG_PRT2_PC4 0x40005014u\r
681 #define CYREG_PRT2_PC5 0x40005015u\r
682 #define CYREG_PRT2_PC6 0x40005016u\r
683 #define CYREG_PRT2_PC7 0x40005017u\r
684 #define CYDEV_IO_PC_PRT3_BASE 0x40005018u\r
685 #define CYDEV_IO_PC_PRT3_SIZE 0x00000008u\r
686 #define CYREG_PRT3_PC0 0x40005018u\r
687 #define CYREG_PRT3_PC1 0x40005019u\r
688 #define CYREG_PRT3_PC2 0x4000501au\r
689 #define CYREG_PRT3_PC3 0x4000501bu\r
690 #define CYREG_PRT3_PC4 0x4000501cu\r
691 #define CYREG_PRT3_PC5 0x4000501du\r
692 #define CYREG_PRT3_PC6 0x4000501eu\r
693 #define CYREG_PRT3_PC7 0x4000501fu\r
694 #define CYDEV_IO_PC_PRT4_BASE 0x40005020u\r
695 #define CYDEV_IO_PC_PRT4_SIZE 0x00000008u\r
696 #define CYREG_PRT4_PC0 0x40005020u\r
697 #define CYREG_PRT4_PC1 0x40005021u\r
698 #define CYREG_PRT4_PC2 0x40005022u\r
699 #define CYREG_PRT4_PC3 0x40005023u\r
700 #define CYREG_PRT4_PC4 0x40005024u\r
701 #define CYREG_PRT4_PC5 0x40005025u\r
702 #define CYREG_PRT4_PC6 0x40005026u\r
703 #define CYREG_PRT4_PC7 0x40005027u\r
704 #define CYDEV_IO_PC_PRT5_BASE 0x40005028u\r
705 #define CYDEV_IO_PC_PRT5_SIZE 0x00000008u\r
706 #define CYREG_PRT5_PC0 0x40005028u\r
707 #define CYREG_PRT5_PC1 0x40005029u\r
708 #define CYREG_PRT5_PC2 0x4000502au\r
709 #define CYREG_PRT5_PC3 0x4000502bu\r
710 #define CYREG_PRT5_PC4 0x4000502cu\r
711 #define CYREG_PRT5_PC5 0x4000502du\r
712 #define CYREG_PRT5_PC6 0x4000502eu\r
713 #define CYREG_PRT5_PC7 0x4000502fu\r
714 #define CYDEV_IO_PC_PRT6_BASE 0x40005030u\r
715 #define CYDEV_IO_PC_PRT6_SIZE 0x00000008u\r
716 #define CYREG_PRT6_PC0 0x40005030u\r
717 #define CYREG_PRT6_PC1 0x40005031u\r
718 #define CYREG_PRT6_PC2 0x40005032u\r
719 #define CYREG_PRT6_PC3 0x40005033u\r
720 #define CYREG_PRT6_PC4 0x40005034u\r
721 #define CYREG_PRT6_PC5 0x40005035u\r
722 #define CYREG_PRT6_PC6 0x40005036u\r
723 #define CYREG_PRT6_PC7 0x40005037u\r
724 #define CYDEV_IO_PC_PRT12_BASE 0x40005060u\r
725 #define CYDEV_IO_PC_PRT12_SIZE 0x00000008u\r
726 #define CYREG_PRT12_PC0 0x40005060u\r
727 #define CYREG_PRT12_PC1 0x40005061u\r
728 #define CYREG_PRT12_PC2 0x40005062u\r
729 #define CYREG_PRT12_PC3 0x40005063u\r
730 #define CYREG_PRT12_PC4 0x40005064u\r
731 #define CYREG_PRT12_PC5 0x40005065u\r
732 #define CYREG_PRT12_PC6 0x40005066u\r
733 #define CYREG_PRT12_PC7 0x40005067u\r
734 #define CYDEV_IO_PC_PRT15_BASE 0x40005078u\r
735 #define CYDEV_IO_PC_PRT15_SIZE 0x00000006u\r
736 #define CYREG_IO_PC_PRT15_PC0 0x40005078u\r
737 #define CYREG_IO_PC_PRT15_PC1 0x40005079u\r
738 #define CYREG_IO_PC_PRT15_PC2 0x4000507au\r
739 #define CYREG_IO_PC_PRT15_PC3 0x4000507bu\r
740 #define CYREG_IO_PC_PRT15_PC4 0x4000507cu\r
741 #define CYREG_IO_PC_PRT15_PC5 0x4000507du\r
742 #define CYDEV_IO_PC_PRT15_7_6_BASE 0x4000507eu\r
743 #define CYDEV_IO_PC_PRT15_7_6_SIZE 0x00000002u\r
744 #define CYREG_IO_PC_PRT15_7_6_PC0 0x4000507eu\r
745 #define CYREG_IO_PC_PRT15_7_6_PC1 0x4000507fu\r
746 #define CYDEV_IO_DR_BASE 0x40005080u\r
747 #define CYDEV_IO_DR_SIZE 0x00000010u\r
748 #define CYDEV_IO_DR_PRT0_BASE 0x40005080u\r
749 #define CYDEV_IO_DR_PRT0_SIZE 0x00000001u\r
750 #define CYREG_PRT0_DR_ALIAS 0x40005080u\r
751 #define CYDEV_IO_DR_PRT1_BASE 0x40005081u\r
752 #define CYDEV_IO_DR_PRT1_SIZE 0x00000001u\r
753 #define CYREG_PRT1_DR_ALIAS 0x40005081u\r
754 #define CYDEV_IO_DR_PRT2_BASE 0x40005082u\r
755 #define CYDEV_IO_DR_PRT2_SIZE 0x00000001u\r
756 #define CYREG_PRT2_DR_ALIAS 0x40005082u\r
757 #define CYDEV_IO_DR_PRT3_BASE 0x40005083u\r
758 #define CYDEV_IO_DR_PRT3_SIZE 0x00000001u\r
759 #define CYREG_PRT3_DR_ALIAS 0x40005083u\r
760 #define CYDEV_IO_DR_PRT4_BASE 0x40005084u\r
761 #define CYDEV_IO_DR_PRT4_SIZE 0x00000001u\r
762 #define CYREG_PRT4_DR_ALIAS 0x40005084u\r
763 #define CYDEV_IO_DR_PRT5_BASE 0x40005085u\r
764 #define CYDEV_IO_DR_PRT5_SIZE 0x00000001u\r
765 #define CYREG_PRT5_DR_ALIAS 0x40005085u\r
766 #define CYDEV_IO_DR_PRT6_BASE 0x40005086u\r
767 #define CYDEV_IO_DR_PRT6_SIZE 0x00000001u\r
768 #define CYREG_PRT6_DR_ALIAS 0x40005086u\r
769 #define CYDEV_IO_DR_PRT12_BASE 0x4000508cu\r
770 #define CYDEV_IO_DR_PRT12_SIZE 0x00000001u\r
771 #define CYREG_PRT12_DR_ALIAS 0x4000508cu\r
772 #define CYDEV_IO_DR_PRT15_BASE 0x4000508fu\r
773 #define CYDEV_IO_DR_PRT15_SIZE 0x00000001u\r
774 #define CYREG_PRT15_DR_15_ALIAS 0x4000508fu\r
775 #define CYDEV_IO_PS_BASE 0x40005090u\r
776 #define CYDEV_IO_PS_SIZE 0x00000010u\r
777 #define CYDEV_IO_PS_PRT0_BASE 0x40005090u\r
778 #define CYDEV_IO_PS_PRT0_SIZE 0x00000001u\r
779 #define CYREG_PRT0_PS_ALIAS 0x40005090u\r
780 #define CYDEV_IO_PS_PRT1_BASE 0x40005091u\r
781 #define CYDEV_IO_PS_PRT1_SIZE 0x00000001u\r
782 #define CYREG_PRT1_PS_ALIAS 0x40005091u\r
783 #define CYDEV_IO_PS_PRT2_BASE 0x40005092u\r
784 #define CYDEV_IO_PS_PRT2_SIZE 0x00000001u\r
785 #define CYREG_PRT2_PS_ALIAS 0x40005092u\r
786 #define CYDEV_IO_PS_PRT3_BASE 0x40005093u\r
787 #define CYDEV_IO_PS_PRT3_SIZE 0x00000001u\r
788 #define CYREG_PRT3_PS_ALIAS 0x40005093u\r
789 #define CYDEV_IO_PS_PRT4_BASE 0x40005094u\r
790 #define CYDEV_IO_PS_PRT4_SIZE 0x00000001u\r
791 #define CYREG_PRT4_PS_ALIAS 0x40005094u\r
792 #define CYDEV_IO_PS_PRT5_BASE 0x40005095u\r
793 #define CYDEV_IO_PS_PRT5_SIZE 0x00000001u\r
794 #define CYREG_PRT5_PS_ALIAS 0x40005095u\r
795 #define CYDEV_IO_PS_PRT6_BASE 0x40005096u\r
796 #define CYDEV_IO_PS_PRT6_SIZE 0x00000001u\r
797 #define CYREG_PRT6_PS_ALIAS 0x40005096u\r
798 #define CYDEV_IO_PS_PRT12_BASE 0x4000509cu\r
799 #define CYDEV_IO_PS_PRT12_SIZE 0x00000001u\r
800 #define CYREG_PRT12_PS_ALIAS 0x4000509cu\r
801 #define CYDEV_IO_PS_PRT15_BASE 0x4000509fu\r
802 #define CYDEV_IO_PS_PRT15_SIZE 0x00000001u\r
803 #define CYREG_PRT15_PS15_ALIAS 0x4000509fu\r
804 #define CYDEV_IO_PRT_BASE 0x40005100u\r
805 #define CYDEV_IO_PRT_SIZE 0x00000100u\r
806 #define CYDEV_IO_PRT_PRT0_BASE 0x40005100u\r
807 #define CYDEV_IO_PRT_PRT0_SIZE 0x00000010u\r
808 #define CYREG_PRT0_DR 0x40005100u\r
809 #define CYREG_PRT0_PS 0x40005101u\r
810 #define CYREG_PRT0_DM0 0x40005102u\r
811 #define CYREG_PRT0_DM1 0x40005103u\r
812 #define CYREG_PRT0_DM2 0x40005104u\r
813 #define CYREG_PRT0_SLW 0x40005105u\r
814 #define CYREG_PRT0_BYP 0x40005106u\r
815 #define CYREG_PRT0_BIE 0x40005107u\r
816 #define CYREG_PRT0_INP_DIS 0x40005108u\r
817 #define CYREG_PRT0_CTL 0x40005109u\r
818 #define CYREG_PRT0_PRT 0x4000510au\r
819 #define CYREG_PRT0_BIT_MASK 0x4000510bu\r
820 #define CYREG_PRT0_AMUX 0x4000510cu\r
821 #define CYREG_PRT0_AG 0x4000510du\r
822 #define CYREG_PRT0_LCD_COM_SEG 0x4000510eu\r
823 #define CYREG_PRT0_LCD_EN 0x4000510fu\r
824 #define CYDEV_IO_PRT_PRT1_BASE 0x40005110u\r
825 #define CYDEV_IO_PRT_PRT1_SIZE 0x00000010u\r
826 #define CYREG_PRT1_DR 0x40005110u\r
827 #define CYREG_PRT1_PS 0x40005111u\r
828 #define CYREG_PRT1_DM0 0x40005112u\r
829 #define CYREG_PRT1_DM1 0x40005113u\r
830 #define CYREG_PRT1_DM2 0x40005114u\r
831 #define CYREG_PRT1_SLW 0x40005115u\r
832 #define CYREG_PRT1_BYP 0x40005116u\r
833 #define CYREG_PRT1_BIE 0x40005117u\r
834 #define CYREG_PRT1_INP_DIS 0x40005118u\r
835 #define CYREG_PRT1_CTL 0x40005119u\r
836 #define CYREG_PRT1_PRT 0x4000511au\r
837 #define CYREG_PRT1_BIT_MASK 0x4000511bu\r
838 #define CYREG_PRT1_AMUX 0x4000511cu\r
839 #define CYREG_PRT1_AG 0x4000511du\r
840 #define CYREG_PRT1_LCD_COM_SEG 0x4000511eu\r
841 #define CYREG_PRT1_LCD_EN 0x4000511fu\r
842 #define CYDEV_IO_PRT_PRT2_BASE 0x40005120u\r
843 #define CYDEV_IO_PRT_PRT2_SIZE 0x00000010u\r
844 #define CYREG_PRT2_DR 0x40005120u\r
845 #define CYREG_PRT2_PS 0x40005121u\r
846 #define CYREG_PRT2_DM0 0x40005122u\r
847 #define CYREG_PRT2_DM1 0x40005123u\r
848 #define CYREG_PRT2_DM2 0x40005124u\r
849 #define CYREG_PRT2_SLW 0x40005125u\r
850 #define CYREG_PRT2_BYP 0x40005126u\r
851 #define CYREG_PRT2_BIE 0x40005127u\r
852 #define CYREG_PRT2_INP_DIS 0x40005128u\r
853 #define CYREG_PRT2_CTL 0x40005129u\r
854 #define CYREG_PRT2_PRT 0x4000512au\r
855 #define CYREG_PRT2_BIT_MASK 0x4000512bu\r
856 #define CYREG_PRT2_AMUX 0x4000512cu\r
857 #define CYREG_PRT2_AG 0x4000512du\r
858 #define CYREG_PRT2_LCD_COM_SEG 0x4000512eu\r
859 #define CYREG_PRT2_LCD_EN 0x4000512fu\r
860 #define CYDEV_IO_PRT_PRT3_BASE 0x40005130u\r
861 #define CYDEV_IO_PRT_PRT3_SIZE 0x00000010u\r
862 #define CYREG_PRT3_DR 0x40005130u\r
863 #define CYREG_PRT3_PS 0x40005131u\r
864 #define CYREG_PRT3_DM0 0x40005132u\r
865 #define CYREG_PRT3_DM1 0x40005133u\r
866 #define CYREG_PRT3_DM2 0x40005134u\r
867 #define CYREG_PRT3_SLW 0x40005135u\r
868 #define CYREG_PRT3_BYP 0x40005136u\r
869 #define CYREG_PRT3_BIE 0x40005137u\r
870 #define CYREG_PRT3_INP_DIS 0x40005138u\r
871 #define CYREG_PRT3_CTL 0x40005139u\r
872 #define CYREG_PRT3_PRT 0x4000513au\r
873 #define CYREG_PRT3_BIT_MASK 0x4000513bu\r
874 #define CYREG_PRT3_AMUX 0x4000513cu\r
875 #define CYREG_PRT3_AG 0x4000513du\r
876 #define CYREG_PRT3_LCD_COM_SEG 0x4000513eu\r
877 #define CYREG_PRT3_LCD_EN 0x4000513fu\r
878 #define CYDEV_IO_PRT_PRT4_BASE 0x40005140u\r
879 #define CYDEV_IO_PRT_PRT4_SIZE 0x00000010u\r
880 #define CYREG_PRT4_DR 0x40005140u\r
881 #define CYREG_PRT4_PS 0x40005141u\r
882 #define CYREG_PRT4_DM0 0x40005142u\r
883 #define CYREG_PRT4_DM1 0x40005143u\r
884 #define CYREG_PRT4_DM2 0x40005144u\r
885 #define CYREG_PRT4_SLW 0x40005145u\r
886 #define CYREG_PRT4_BYP 0x40005146u\r
887 #define CYREG_PRT4_BIE 0x40005147u\r
888 #define CYREG_PRT4_INP_DIS 0x40005148u\r
889 #define CYREG_PRT4_CTL 0x40005149u\r
890 #define CYREG_PRT4_PRT 0x4000514au\r
891 #define CYREG_PRT4_BIT_MASK 0x4000514bu\r
892 #define CYREG_PRT4_AMUX 0x4000514cu\r
893 #define CYREG_PRT4_AG 0x4000514du\r
894 #define CYREG_PRT4_LCD_COM_SEG 0x4000514eu\r
895 #define CYREG_PRT4_LCD_EN 0x4000514fu\r
896 #define CYDEV_IO_PRT_PRT5_BASE 0x40005150u\r
897 #define CYDEV_IO_PRT_PRT5_SIZE 0x00000010u\r
898 #define CYREG_PRT5_DR 0x40005150u\r
899 #define CYREG_PRT5_PS 0x40005151u\r
900 #define CYREG_PRT5_DM0 0x40005152u\r
901 #define CYREG_PRT5_DM1 0x40005153u\r
902 #define CYREG_PRT5_DM2 0x40005154u\r
903 #define CYREG_PRT5_SLW 0x40005155u\r
904 #define CYREG_PRT5_BYP 0x40005156u\r
905 #define CYREG_PRT5_BIE 0x40005157u\r
906 #define CYREG_PRT5_INP_DIS 0x40005158u\r
907 #define CYREG_PRT5_CTL 0x40005159u\r
908 #define CYREG_PRT5_PRT 0x4000515au\r
909 #define CYREG_PRT5_BIT_MASK 0x4000515bu\r
910 #define CYREG_PRT5_AMUX 0x4000515cu\r
911 #define CYREG_PRT5_AG 0x4000515du\r
912 #define CYREG_PRT5_LCD_COM_SEG 0x4000515eu\r
913 #define CYREG_PRT5_LCD_EN 0x4000515fu\r
914 #define CYDEV_IO_PRT_PRT6_BASE 0x40005160u\r
915 #define CYDEV_IO_PRT_PRT6_SIZE 0x00000010u\r
916 #define CYREG_PRT6_DR 0x40005160u\r
917 #define CYREG_PRT6_PS 0x40005161u\r
918 #define CYREG_PRT6_DM0 0x40005162u\r
919 #define CYREG_PRT6_DM1 0x40005163u\r
920 #define CYREG_PRT6_DM2 0x40005164u\r
921 #define CYREG_PRT6_SLW 0x40005165u\r
922 #define CYREG_PRT6_BYP 0x40005166u\r
923 #define CYREG_PRT6_BIE 0x40005167u\r
924 #define CYREG_PRT6_INP_DIS 0x40005168u\r
925 #define CYREG_PRT6_CTL 0x40005169u\r
926 #define CYREG_PRT6_PRT 0x4000516au\r
927 #define CYREG_PRT6_BIT_MASK 0x4000516bu\r
928 #define CYREG_PRT6_AMUX 0x4000516cu\r
929 #define CYREG_PRT6_AG 0x4000516du\r
930 #define CYREG_PRT6_LCD_COM_SEG 0x4000516eu\r
931 #define CYREG_PRT6_LCD_EN 0x4000516fu\r
932 #define CYDEV_IO_PRT_PRT12_BASE 0x400051c0u\r
933 #define CYDEV_IO_PRT_PRT12_SIZE 0x00000010u\r
934 #define CYREG_PRT12_DR 0x400051c0u\r
935 #define CYREG_PRT12_PS 0x400051c1u\r
936 #define CYREG_PRT12_DM0 0x400051c2u\r
937 #define CYREG_PRT12_DM1 0x400051c3u\r
938 #define CYREG_PRT12_DM2 0x400051c4u\r
939 #define CYREG_PRT12_SLW 0x400051c5u\r
940 #define CYREG_PRT12_BYP 0x400051c6u\r
941 #define CYREG_PRT12_BIE 0x400051c7u\r
942 #define CYREG_PRT12_INP_DIS 0x400051c8u\r
943 #define CYREG_PRT12_SIO_HYST_EN 0x400051c9u\r
944 #define CYREG_PRT12_PRT 0x400051cau\r
945 #define CYREG_PRT12_BIT_MASK 0x400051cbu\r
946 #define CYREG_PRT12_SIO_REG_HIFREQ 0x400051ccu\r
947 #define CYREG_PRT12_AG 0x400051cdu\r
948 #define CYREG_PRT12_SIO_CFG 0x400051ceu\r
949 #define CYREG_PRT12_SIO_DIFF 0x400051cfu\r
950 #define CYDEV_IO_PRT_PRT15_BASE 0x400051f0u\r
951 #define CYDEV_IO_PRT_PRT15_SIZE 0x00000010u\r
952 #define CYREG_PRT15_DR 0x400051f0u\r
953 #define CYREG_PRT15_PS 0x400051f1u\r
954 #define CYREG_PRT15_DM0 0x400051f2u\r
955 #define CYREG_PRT15_DM1 0x400051f3u\r
956 #define CYREG_PRT15_DM2 0x400051f4u\r
957 #define CYREG_PRT15_SLW 0x400051f5u\r
958 #define CYREG_PRT15_BYP 0x400051f6u\r
959 #define CYREG_PRT15_BIE 0x400051f7u\r
960 #define CYREG_PRT15_INP_DIS 0x400051f8u\r
961 #define CYREG_PRT15_CTL 0x400051f9u\r
962 #define CYREG_PRT15_PRT 0x400051fau\r
963 #define CYREG_PRT15_BIT_MASK 0x400051fbu\r
964 #define CYREG_PRT15_AMUX 0x400051fcu\r
965 #define CYREG_PRT15_AG 0x400051fdu\r
966 #define CYREG_PRT15_LCD_COM_SEG 0x400051feu\r
967 #define CYREG_PRT15_LCD_EN 0x400051ffu\r
968 #define CYDEV_PRTDSI_BASE 0x40005200u\r
969 #define CYDEV_PRTDSI_SIZE 0x0000007fu\r
970 #define CYDEV_PRTDSI_PRT0_BASE 0x40005200u\r
971 #define CYDEV_PRTDSI_PRT0_SIZE 0x00000007u\r
972 #define CYREG_PRT0_OUT_SEL0 0x40005200u\r
973 #define CYREG_PRT0_OUT_SEL1 0x40005201u\r
974 #define CYREG_PRT0_OE_SEL0 0x40005202u\r
975 #define CYREG_PRT0_OE_SEL1 0x40005203u\r
976 #define CYREG_PRT0_DBL_SYNC_IN 0x40005204u\r
977 #define CYREG_PRT0_SYNC_OUT 0x40005205u\r
978 #define CYREG_PRT0_CAPS_SEL 0x40005206u\r
979 #define CYDEV_PRTDSI_PRT1_BASE 0x40005208u\r
980 #define CYDEV_PRTDSI_PRT1_SIZE 0x00000007u\r
981 #define CYREG_PRT1_OUT_SEL0 0x40005208u\r
982 #define CYREG_PRT1_OUT_SEL1 0x40005209u\r
983 #define CYREG_PRT1_OE_SEL0 0x4000520au\r
984 #define CYREG_PRT1_OE_SEL1 0x4000520bu\r
985 #define CYREG_PRT1_DBL_SYNC_IN 0x4000520cu\r
986 #define CYREG_PRT1_SYNC_OUT 0x4000520du\r
987 #define CYREG_PRT1_CAPS_SEL 0x4000520eu\r
988 #define CYDEV_PRTDSI_PRT2_BASE 0x40005210u\r
989 #define CYDEV_PRTDSI_PRT2_SIZE 0x00000007u\r
990 #define CYREG_PRT2_OUT_SEL0 0x40005210u\r
991 #define CYREG_PRT2_OUT_SEL1 0x40005211u\r
992 #define CYREG_PRT2_OE_SEL0 0x40005212u\r
993 #define CYREG_PRT2_OE_SEL1 0x40005213u\r
994 #define CYREG_PRT2_DBL_SYNC_IN 0x40005214u\r
995 #define CYREG_PRT2_SYNC_OUT 0x40005215u\r
996 #define CYREG_PRT2_CAPS_SEL 0x40005216u\r
997 #define CYDEV_PRTDSI_PRT3_BASE 0x40005218u\r
998 #define CYDEV_PRTDSI_PRT3_SIZE 0x00000007u\r
999 #define CYREG_PRT3_OUT_SEL0 0x40005218u\r
1000 #define CYREG_PRT3_OUT_SEL1 0x40005219u\r
1001 #define CYREG_PRT3_OE_SEL0 0x4000521au\r
1002 #define CYREG_PRT3_OE_SEL1 0x4000521bu\r
1003 #define CYREG_PRT3_DBL_SYNC_IN 0x4000521cu\r
1004 #define CYREG_PRT3_SYNC_OUT 0x4000521du\r
1005 #define CYREG_PRT3_CAPS_SEL 0x4000521eu\r
1006 #define CYDEV_PRTDSI_PRT4_BASE 0x40005220u\r
1007 #define CYDEV_PRTDSI_PRT4_SIZE 0x00000007u\r
1008 #define CYREG_PRT4_OUT_SEL0 0x40005220u\r
1009 #define CYREG_PRT4_OUT_SEL1 0x40005221u\r
1010 #define CYREG_PRT4_OE_SEL0 0x40005222u\r
1011 #define CYREG_PRT4_OE_SEL1 0x40005223u\r
1012 #define CYREG_PRT4_DBL_SYNC_IN 0x40005224u\r
1013 #define CYREG_PRT4_SYNC_OUT 0x40005225u\r
1014 #define CYREG_PRT4_CAPS_SEL 0x40005226u\r
1015 #define CYDEV_PRTDSI_PRT5_BASE 0x40005228u\r
1016 #define CYDEV_PRTDSI_PRT5_SIZE 0x00000007u\r
1017 #define CYREG_PRT5_OUT_SEL0 0x40005228u\r
1018 #define CYREG_PRT5_OUT_SEL1 0x40005229u\r
1019 #define CYREG_PRT5_OE_SEL0 0x4000522au\r
1020 #define CYREG_PRT5_OE_SEL1 0x4000522bu\r
1021 #define CYREG_PRT5_DBL_SYNC_IN 0x4000522cu\r
1022 #define CYREG_PRT5_SYNC_OUT 0x4000522du\r
1023 #define CYREG_PRT5_CAPS_SEL 0x4000522eu\r
1024 #define CYDEV_PRTDSI_PRT6_BASE 0x40005230u\r
1025 #define CYDEV_PRTDSI_PRT6_SIZE 0x00000007u\r
1026 #define CYREG_PRT6_OUT_SEL0 0x40005230u\r
1027 #define CYREG_PRT6_OUT_SEL1 0x40005231u\r
1028 #define CYREG_PRT6_OE_SEL0 0x40005232u\r
1029 #define CYREG_PRT6_OE_SEL1 0x40005233u\r
1030 #define CYREG_PRT6_DBL_SYNC_IN 0x40005234u\r
1031 #define CYREG_PRT6_SYNC_OUT 0x40005235u\r
1032 #define CYREG_PRT6_CAPS_SEL 0x40005236u\r
1033 #define CYDEV_PRTDSI_PRT12_BASE 0x40005260u\r
1034 #define CYDEV_PRTDSI_PRT12_SIZE 0x00000006u\r
1035 #define CYREG_PRT12_OUT_SEL0 0x40005260u\r
1036 #define CYREG_PRT12_OUT_SEL1 0x40005261u\r
1037 #define CYREG_PRT12_OE_SEL0 0x40005262u\r
1038 #define CYREG_PRT12_OE_SEL1 0x40005263u\r
1039 #define CYREG_PRT12_DBL_SYNC_IN 0x40005264u\r
1040 #define CYREG_PRT12_SYNC_OUT 0x40005265u\r
1041 #define CYDEV_PRTDSI_PRT15_BASE 0x40005278u\r
1042 #define CYDEV_PRTDSI_PRT15_SIZE 0x00000007u\r
1043 #define CYREG_PRT15_OUT_SEL0 0x40005278u\r
1044 #define CYREG_PRT15_OUT_SEL1 0x40005279u\r
1045 #define CYREG_PRT15_OE_SEL0 0x4000527au\r
1046 #define CYREG_PRT15_OE_SEL1 0x4000527bu\r
1047 #define CYREG_PRT15_DBL_SYNC_IN 0x4000527cu\r
1048 #define CYREG_PRT15_SYNC_OUT 0x4000527du\r
1049 #define CYREG_PRT15_CAPS_SEL 0x4000527eu\r
1050 #define CYDEV_EMIF_BASE 0x40005400u\r
1051 #define CYDEV_EMIF_SIZE 0x00000007u\r
1052 #define CYREG_EMIF_NO_UDB 0x40005400u\r
1053 #define CYREG_EMIF_RP_WAIT_STATES 0x40005401u\r
1054 #define CYREG_EMIF_MEM_DWN 0x40005402u\r
1055 #define CYREG_EMIF_MEMCLK_DIV 0x40005403u\r
1056 #define CYREG_EMIF_CLOCK_EN 0x40005404u\r
1057 #define CYREG_EMIF_EM_TYPE 0x40005405u\r
1058 #define CYREG_EMIF_WP_WAIT_STATES 0x40005406u\r
1059 #define CYDEV_ANAIF_BASE 0x40005800u\r
1060 #define CYDEV_ANAIF_SIZE 0x000003a9u\r
1061 #define CYDEV_ANAIF_CFG_BASE 0x40005800u\r
1062 #define CYDEV_ANAIF_CFG_SIZE 0x0000010fu\r
1063 #define CYDEV_ANAIF_CFG_SC0_BASE 0x40005800u\r
1064 #define CYDEV_ANAIF_CFG_SC0_SIZE 0x00000003u\r
1065 #define CYREG_SC0_CR0 0x40005800u\r
1066 #define CYREG_SC0_CR1 0x40005801u\r
1067 #define CYREG_SC0_CR2 0x40005802u\r
1068 #define CYDEV_ANAIF_CFG_SC1_BASE 0x40005804u\r
1069 #define CYDEV_ANAIF_CFG_SC1_SIZE 0x00000003u\r
1070 #define CYREG_SC1_CR0 0x40005804u\r
1071 #define CYREG_SC1_CR1 0x40005805u\r
1072 #define CYREG_SC1_CR2 0x40005806u\r
1073 #define CYDEV_ANAIF_CFG_SC2_BASE 0x40005808u\r
1074 #define CYDEV_ANAIF_CFG_SC2_SIZE 0x00000003u\r
1075 #define CYREG_SC2_CR0 0x40005808u\r
1076 #define CYREG_SC2_CR1 0x40005809u\r
1077 #define CYREG_SC2_CR2 0x4000580au\r
1078 #define CYDEV_ANAIF_CFG_SC3_BASE 0x4000580cu\r
1079 #define CYDEV_ANAIF_CFG_SC3_SIZE 0x00000003u\r
1080 #define CYREG_SC3_CR0 0x4000580cu\r
1081 #define CYREG_SC3_CR1 0x4000580du\r
1082 #define CYREG_SC3_CR2 0x4000580eu\r
1083 #define CYDEV_ANAIF_CFG_DAC0_BASE 0x40005820u\r
1084 #define CYDEV_ANAIF_CFG_DAC0_SIZE 0x00000003u\r
1085 #define CYREG_DAC0_CR0 0x40005820u\r
1086 #define CYREG_DAC0_CR1 0x40005821u\r
1087 #define CYREG_DAC0_TST 0x40005822u\r
1088 #define CYDEV_ANAIF_CFG_DAC1_BASE 0x40005824u\r
1089 #define CYDEV_ANAIF_CFG_DAC1_SIZE 0x00000003u\r
1090 #define CYREG_DAC1_CR0 0x40005824u\r
1091 #define CYREG_DAC1_CR1 0x40005825u\r
1092 #define CYREG_DAC1_TST 0x40005826u\r
1093 #define CYDEV_ANAIF_CFG_DAC2_BASE 0x40005828u\r
1094 #define CYDEV_ANAIF_CFG_DAC2_SIZE 0x00000003u\r
1095 #define CYREG_DAC2_CR0 0x40005828u\r
1096 #define CYREG_DAC2_CR1 0x40005829u\r
1097 #define CYREG_DAC2_TST 0x4000582au\r
1098 #define CYDEV_ANAIF_CFG_DAC3_BASE 0x4000582cu\r
1099 #define CYDEV_ANAIF_CFG_DAC3_SIZE 0x00000003u\r
1100 #define CYREG_DAC3_CR0 0x4000582cu\r
1101 #define CYREG_DAC3_CR1 0x4000582du\r
1102 #define CYREG_DAC3_TST 0x4000582eu\r
1103 #define CYDEV_ANAIF_CFG_CMP0_BASE 0x40005840u\r
1104 #define CYDEV_ANAIF_CFG_CMP0_SIZE 0x00000001u\r
1105 #define CYREG_CMP0_CR 0x40005840u\r
1106 #define CYDEV_ANAIF_CFG_CMP1_BASE 0x40005841u\r
1107 #define CYDEV_ANAIF_CFG_CMP1_SIZE 0x00000001u\r
1108 #define CYREG_CMP1_CR 0x40005841u\r
1109 #define CYDEV_ANAIF_CFG_CMP2_BASE 0x40005842u\r
1110 #define CYDEV_ANAIF_CFG_CMP2_SIZE 0x00000001u\r
1111 #define CYREG_CMP2_CR 0x40005842u\r
1112 #define CYDEV_ANAIF_CFG_CMP3_BASE 0x40005843u\r
1113 #define CYDEV_ANAIF_CFG_CMP3_SIZE 0x00000001u\r
1114 #define CYREG_CMP3_CR 0x40005843u\r
1115 #define CYDEV_ANAIF_CFG_LUT0_BASE 0x40005848u\r
1116 #define CYDEV_ANAIF_CFG_LUT0_SIZE 0x00000002u\r
1117 #define CYREG_LUT0_CR 0x40005848u\r
1118 #define CYREG_LUT0_MX 0x40005849u\r
1119 #define CYDEV_ANAIF_CFG_LUT1_BASE 0x4000584au\r
1120 #define CYDEV_ANAIF_CFG_LUT1_SIZE 0x00000002u\r
1121 #define CYREG_LUT1_CR 0x4000584au\r
1122 #define CYREG_LUT1_MX 0x4000584bu\r
1123 #define CYDEV_ANAIF_CFG_LUT2_BASE 0x4000584cu\r
1124 #define CYDEV_ANAIF_CFG_LUT2_SIZE 0x00000002u\r
1125 #define CYREG_LUT2_CR 0x4000584cu\r
1126 #define CYREG_LUT2_MX 0x4000584du\r
1127 #define CYDEV_ANAIF_CFG_LUT3_BASE 0x4000584eu\r
1128 #define CYDEV_ANAIF_CFG_LUT3_SIZE 0x00000002u\r
1129 #define CYREG_LUT3_CR 0x4000584eu\r
1130 #define CYREG_LUT3_MX 0x4000584fu\r
1131 #define CYDEV_ANAIF_CFG_OPAMP0_BASE 0x40005858u\r
1132 #define CYDEV_ANAIF_CFG_OPAMP0_SIZE 0x00000002u\r
1133 #define CYREG_OPAMP0_CR 0x40005858u\r
1134 #define CYREG_OPAMP0_RSVD 0x40005859u\r
1135 #define CYDEV_ANAIF_CFG_OPAMP1_BASE 0x4000585au\r
1136 #define CYDEV_ANAIF_CFG_OPAMP1_SIZE 0x00000002u\r
1137 #define CYREG_OPAMP1_CR 0x4000585au\r
1138 #define CYREG_OPAMP1_RSVD 0x4000585bu\r
1139 #define CYDEV_ANAIF_CFG_OPAMP2_BASE 0x4000585cu\r
1140 #define CYDEV_ANAIF_CFG_OPAMP2_SIZE 0x00000002u\r
1141 #define CYREG_OPAMP2_CR 0x4000585cu\r
1142 #define CYREG_OPAMP2_RSVD 0x4000585du\r
1143 #define CYDEV_ANAIF_CFG_OPAMP3_BASE 0x4000585eu\r
1144 #define CYDEV_ANAIF_CFG_OPAMP3_SIZE 0x00000002u\r
1145 #define CYREG_OPAMP3_CR 0x4000585eu\r
1146 #define CYREG_OPAMP3_RSVD 0x4000585fu\r
1147 #define CYDEV_ANAIF_CFG_LCDDAC_BASE 0x40005868u\r
1148 #define CYDEV_ANAIF_CFG_LCDDAC_SIZE 0x00000002u\r
1149 #define CYREG_LCDDAC_CR0 0x40005868u\r
1150 #define CYREG_LCDDAC_CR1 0x40005869u\r
1151 #define CYDEV_ANAIF_CFG_LCDDRV_BASE 0x4000586au\r
1152 #define CYDEV_ANAIF_CFG_LCDDRV_SIZE 0x00000001u\r
1153 #define CYREG_LCDDRV_CR 0x4000586au\r
1154 #define CYDEV_ANAIF_CFG_LCDTMR_BASE 0x4000586bu\r
1155 #define CYDEV_ANAIF_CFG_LCDTMR_SIZE 0x00000001u\r
1156 #define CYREG_LCDTMR_CFG 0x4000586bu\r
1157 #define CYDEV_ANAIF_CFG_BG_BASE 0x4000586cu\r
1158 #define CYDEV_ANAIF_CFG_BG_SIZE 0x00000004u\r
1159 #define CYREG_BG_CR0 0x4000586cu\r
1160 #define CYREG_BG_RSVD 0x4000586du\r
1161 #define CYREG_BG_DFT0 0x4000586eu\r
1162 #define CYREG_BG_DFT1 0x4000586fu\r
1163 #define CYDEV_ANAIF_CFG_CAPSL_BASE 0x40005870u\r
1164 #define CYDEV_ANAIF_CFG_CAPSL_SIZE 0x00000002u\r
1165 #define CYREG_CAPSL_CFG0 0x40005870u\r
1166 #define CYREG_CAPSL_CFG1 0x40005871u\r
1167 #define CYDEV_ANAIF_CFG_CAPSR_BASE 0x40005872u\r
1168 #define CYDEV_ANAIF_CFG_CAPSR_SIZE 0x00000002u\r
1169 #define CYREG_CAPSR_CFG0 0x40005872u\r
1170 #define CYREG_CAPSR_CFG1 0x40005873u\r
1171 #define CYDEV_ANAIF_CFG_PUMP_BASE 0x40005876u\r
1172 #define CYDEV_ANAIF_CFG_PUMP_SIZE 0x00000002u\r
1173 #define CYREG_PUMP_CR0 0x40005876u\r
1174 #define CYREG_PUMP_CR1 0x40005877u\r
1175 #define CYDEV_ANAIF_CFG_LPF0_BASE 0x40005878u\r
1176 #define CYDEV_ANAIF_CFG_LPF0_SIZE 0x00000002u\r
1177 #define CYREG_LPF0_CR0 0x40005878u\r
1178 #define CYREG_LPF0_RSVD 0x40005879u\r
1179 #define CYDEV_ANAIF_CFG_LPF1_BASE 0x4000587au\r
1180 #define CYDEV_ANAIF_CFG_LPF1_SIZE 0x00000002u\r
1181 #define CYREG_LPF1_CR0 0x4000587au\r
1182 #define CYREG_LPF1_RSVD 0x4000587bu\r
1183 #define CYDEV_ANAIF_CFG_MISC_BASE 0x4000587cu\r
1184 #define CYDEV_ANAIF_CFG_MISC_SIZE 0x00000001u\r
1185 #define CYREG_ANAIF_CFG_MISC_CR0 0x4000587cu\r
1186 #define CYDEV_ANAIF_CFG_DSM0_BASE 0x40005880u\r
1187 #define CYDEV_ANAIF_CFG_DSM0_SIZE 0x00000020u\r
1188 #define CYREG_DSM0_CR0 0x40005880u\r
1189 #define CYREG_DSM0_CR1 0x40005881u\r
1190 #define CYREG_DSM0_CR2 0x40005882u\r
1191 #define CYREG_DSM0_CR3 0x40005883u\r
1192 #define CYREG_DSM0_CR4 0x40005884u\r
1193 #define CYREG_DSM0_CR5 0x40005885u\r
1194 #define CYREG_DSM0_CR6 0x40005886u\r
1195 #define CYREG_DSM0_CR7 0x40005887u\r
1196 #define CYREG_DSM0_CR8 0x40005888u\r
1197 #define CYREG_DSM0_CR9 0x40005889u\r
1198 #define CYREG_DSM0_CR10 0x4000588au\r
1199 #define CYREG_DSM0_CR11 0x4000588bu\r
1200 #define CYREG_DSM0_CR12 0x4000588cu\r
1201 #define CYREG_DSM0_CR13 0x4000588du\r
1202 #define CYREG_DSM0_CR14 0x4000588eu\r
1203 #define CYREG_DSM0_CR15 0x4000588fu\r
1204 #define CYREG_DSM0_CR16 0x40005890u\r
1205 #define CYREG_DSM0_CR17 0x40005891u\r
1206 #define CYREG_DSM0_REF0 0x40005892u\r
1207 #define CYREG_DSM0_REF1 0x40005893u\r
1208 #define CYREG_DSM0_REF2 0x40005894u\r
1209 #define CYREG_DSM0_REF3 0x40005895u\r
1210 #define CYREG_DSM0_DEM0 0x40005896u\r
1211 #define CYREG_DSM0_DEM1 0x40005897u\r
1212 #define CYREG_DSM0_TST0 0x40005898u\r
1213 #define CYREG_DSM0_TST1 0x40005899u\r
1214 #define CYREG_DSM0_BUF0 0x4000589au\r
1215 #define CYREG_DSM0_BUF1 0x4000589bu\r
1216 #define CYREG_DSM0_BUF2 0x4000589cu\r
1217 #define CYREG_DSM0_BUF3 0x4000589du\r
1218 #define CYREG_DSM0_MISC 0x4000589eu\r
1219 #define CYREG_DSM0_RSVD1 0x4000589fu\r
1220 #define CYDEV_ANAIF_CFG_SAR0_BASE 0x40005900u\r
1221 #define CYDEV_ANAIF_CFG_SAR0_SIZE 0x00000007u\r
1222 #define CYREG_SAR0_CSR0 0x40005900u\r
1223 #define CYREG_SAR0_CSR1 0x40005901u\r
1224 #define CYREG_SAR0_CSR2 0x40005902u\r
1225 #define CYREG_SAR0_CSR3 0x40005903u\r
1226 #define CYREG_SAR0_CSR4 0x40005904u\r
1227 #define CYREG_SAR0_CSR5 0x40005905u\r
1228 #define CYREG_SAR0_CSR6 0x40005906u\r
1229 #define CYDEV_ANAIF_CFG_SAR1_BASE 0x40005908u\r
1230 #define CYDEV_ANAIF_CFG_SAR1_SIZE 0x00000007u\r
1231 #define CYREG_SAR1_CSR0 0x40005908u\r
1232 #define CYREG_SAR1_CSR1 0x40005909u\r
1233 #define CYREG_SAR1_CSR2 0x4000590au\r
1234 #define CYREG_SAR1_CSR3 0x4000590bu\r
1235 #define CYREG_SAR1_CSR4 0x4000590cu\r
1236 #define CYREG_SAR1_CSR5 0x4000590du\r
1237 #define CYREG_SAR1_CSR6 0x4000590eu\r
1238 #define CYDEV_ANAIF_RT_BASE 0x40005a00u\r
1239 #define CYDEV_ANAIF_RT_SIZE 0x00000162u\r
1240 #define CYDEV_ANAIF_RT_SC0_BASE 0x40005a00u\r
1241 #define CYDEV_ANAIF_RT_SC0_SIZE 0x0000000du\r
1242 #define CYREG_SC0_SW0 0x40005a00u\r
1243 #define CYREG_SC0_SW2 0x40005a02u\r
1244 #define CYREG_SC0_SW3 0x40005a03u\r
1245 #define CYREG_SC0_SW4 0x40005a04u\r
1246 #define CYREG_SC0_SW6 0x40005a06u\r
1247 #define CYREG_SC0_SW7 0x40005a07u\r
1248 #define CYREG_SC0_SW8 0x40005a08u\r
1249 #define CYREG_SC0_SW10 0x40005a0au\r
1250 #define CYREG_SC0_CLK 0x40005a0bu\r
1251 #define CYREG_SC0_BST 0x40005a0cu\r
1252 #define CYDEV_ANAIF_RT_SC1_BASE 0x40005a10u\r
1253 #define CYDEV_ANAIF_RT_SC1_SIZE 0x0000000du\r
1254 #define CYREG_SC1_SW0 0x40005a10u\r
1255 #define CYREG_SC1_SW2 0x40005a12u\r
1256 #define CYREG_SC1_SW3 0x40005a13u\r
1257 #define CYREG_SC1_SW4 0x40005a14u\r
1258 #define CYREG_SC1_SW6 0x40005a16u\r
1259 #define CYREG_SC1_SW7 0x40005a17u\r
1260 #define CYREG_SC1_SW8 0x40005a18u\r
1261 #define CYREG_SC1_SW10 0x40005a1au\r
1262 #define CYREG_SC1_CLK 0x40005a1bu\r
1263 #define CYREG_SC1_BST 0x40005a1cu\r
1264 #define CYDEV_ANAIF_RT_SC2_BASE 0x40005a20u\r
1265 #define CYDEV_ANAIF_RT_SC2_SIZE 0x0000000du\r
1266 #define CYREG_SC2_SW0 0x40005a20u\r
1267 #define CYREG_SC2_SW2 0x40005a22u\r
1268 #define CYREG_SC2_SW3 0x40005a23u\r
1269 #define CYREG_SC2_SW4 0x40005a24u\r
1270 #define CYREG_SC2_SW6 0x40005a26u\r
1271 #define CYREG_SC2_SW7 0x40005a27u\r
1272 #define CYREG_SC2_SW8 0x40005a28u\r
1273 #define CYREG_SC2_SW10 0x40005a2au\r
1274 #define CYREG_SC2_CLK 0x40005a2bu\r
1275 #define CYREG_SC2_BST 0x40005a2cu\r
1276 #define CYDEV_ANAIF_RT_SC3_BASE 0x40005a30u\r
1277 #define CYDEV_ANAIF_RT_SC3_SIZE 0x0000000du\r
1278 #define CYREG_SC3_SW0 0x40005a30u\r
1279 #define CYREG_SC3_SW2 0x40005a32u\r
1280 #define CYREG_SC3_SW3 0x40005a33u\r
1281 #define CYREG_SC3_SW4 0x40005a34u\r
1282 #define CYREG_SC3_SW6 0x40005a36u\r
1283 #define CYREG_SC3_SW7 0x40005a37u\r
1284 #define CYREG_SC3_SW8 0x40005a38u\r
1285 #define CYREG_SC3_SW10 0x40005a3au\r
1286 #define CYREG_SC3_CLK 0x40005a3bu\r
1287 #define CYREG_SC3_BST 0x40005a3cu\r
1288 #define CYDEV_ANAIF_RT_DAC0_BASE 0x40005a80u\r
1289 #define CYDEV_ANAIF_RT_DAC0_SIZE 0x00000008u\r
1290 #define CYREG_DAC0_SW0 0x40005a80u\r
1291 #define CYREG_DAC0_SW2 0x40005a82u\r
1292 #define CYREG_DAC0_SW3 0x40005a83u\r
1293 #define CYREG_DAC0_SW4 0x40005a84u\r
1294 #define CYREG_DAC0_STROBE 0x40005a87u\r
1295 #define CYDEV_ANAIF_RT_DAC1_BASE 0x40005a88u\r
1296 #define CYDEV_ANAIF_RT_DAC1_SIZE 0x00000008u\r
1297 #define CYREG_DAC1_SW0 0x40005a88u\r
1298 #define CYREG_DAC1_SW2 0x40005a8au\r
1299 #define CYREG_DAC1_SW3 0x40005a8bu\r
1300 #define CYREG_DAC1_SW4 0x40005a8cu\r
1301 #define CYREG_DAC1_STROBE 0x40005a8fu\r
1302 #define CYDEV_ANAIF_RT_DAC2_BASE 0x40005a90u\r
1303 #define CYDEV_ANAIF_RT_DAC2_SIZE 0x00000008u\r
1304 #define CYREG_DAC2_SW0 0x40005a90u\r
1305 #define CYREG_DAC2_SW2 0x40005a92u\r
1306 #define CYREG_DAC2_SW3 0x40005a93u\r
1307 #define CYREG_DAC2_SW4 0x40005a94u\r
1308 #define CYREG_DAC2_STROBE 0x40005a97u\r
1309 #define CYDEV_ANAIF_RT_DAC3_BASE 0x40005a98u\r
1310 #define CYDEV_ANAIF_RT_DAC3_SIZE 0x00000008u\r
1311 #define CYREG_DAC3_SW0 0x40005a98u\r
1312 #define CYREG_DAC3_SW2 0x40005a9au\r
1313 #define CYREG_DAC3_SW3 0x40005a9bu\r
1314 #define CYREG_DAC3_SW4 0x40005a9cu\r
1315 #define CYREG_DAC3_STROBE 0x40005a9fu\r
1316 #define CYDEV_ANAIF_RT_CMP0_BASE 0x40005ac0u\r
1317 #define CYDEV_ANAIF_RT_CMP0_SIZE 0x00000008u\r
1318 #define CYREG_CMP0_SW0 0x40005ac0u\r
1319 #define CYREG_CMP0_SW2 0x40005ac2u\r
1320 #define CYREG_CMP0_SW3 0x40005ac3u\r
1321 #define CYREG_CMP0_SW4 0x40005ac4u\r
1322 #define CYREG_CMP0_SW6 0x40005ac6u\r
1323 #define CYREG_CMP0_CLK 0x40005ac7u\r
1324 #define CYDEV_ANAIF_RT_CMP1_BASE 0x40005ac8u\r
1325 #define CYDEV_ANAIF_RT_CMP1_SIZE 0x00000008u\r
1326 #define CYREG_CMP1_SW0 0x40005ac8u\r
1327 #define CYREG_CMP1_SW2 0x40005acau\r
1328 #define CYREG_CMP1_SW3 0x40005acbu\r
1329 #define CYREG_CMP1_SW4 0x40005accu\r
1330 #define CYREG_CMP1_SW6 0x40005aceu\r
1331 #define CYREG_CMP1_CLK 0x40005acfu\r
1332 #define CYDEV_ANAIF_RT_CMP2_BASE 0x40005ad0u\r
1333 #define CYDEV_ANAIF_RT_CMP2_SIZE 0x00000008u\r
1334 #define CYREG_CMP2_SW0 0x40005ad0u\r
1335 #define CYREG_CMP2_SW2 0x40005ad2u\r
1336 #define CYREG_CMP2_SW3 0x40005ad3u\r
1337 #define CYREG_CMP2_SW4 0x40005ad4u\r
1338 #define CYREG_CMP2_SW6 0x40005ad6u\r
1339 #define CYREG_CMP2_CLK 0x40005ad7u\r
1340 #define CYDEV_ANAIF_RT_CMP3_BASE 0x40005ad8u\r
1341 #define CYDEV_ANAIF_RT_CMP3_SIZE 0x00000008u\r
1342 #define CYREG_CMP3_SW0 0x40005ad8u\r
1343 #define CYREG_CMP3_SW2 0x40005adau\r
1344 #define CYREG_CMP3_SW3 0x40005adbu\r
1345 #define CYREG_CMP3_SW4 0x40005adcu\r
1346 #define CYREG_CMP3_SW6 0x40005adeu\r
1347 #define CYREG_CMP3_CLK 0x40005adfu\r
1348 #define CYDEV_ANAIF_RT_DSM0_BASE 0x40005b00u\r
1349 #define CYDEV_ANAIF_RT_DSM0_SIZE 0x00000008u\r
1350 #define CYREG_DSM0_SW0 0x40005b00u\r
1351 #define CYREG_DSM0_SW2 0x40005b02u\r
1352 #define CYREG_DSM0_SW3 0x40005b03u\r
1353 #define CYREG_DSM0_SW4 0x40005b04u\r
1354 #define CYREG_DSM0_SW6 0x40005b06u\r
1355 #define CYREG_DSM0_CLK 0x40005b07u\r
1356 #define CYDEV_ANAIF_RT_SAR0_BASE 0x40005b20u\r
1357 #define CYDEV_ANAIF_RT_SAR0_SIZE 0x00000008u\r
1358 #define CYREG_SAR0_SW0 0x40005b20u\r
1359 #define CYREG_SAR0_SW2 0x40005b22u\r
1360 #define CYREG_SAR0_SW3 0x40005b23u\r
1361 #define CYREG_SAR0_SW4 0x40005b24u\r
1362 #define CYREG_SAR0_SW6 0x40005b26u\r
1363 #define CYREG_SAR0_CLK 0x40005b27u\r
1364 #define CYDEV_ANAIF_RT_SAR1_BASE 0x40005b28u\r
1365 #define CYDEV_ANAIF_RT_SAR1_SIZE 0x00000008u\r
1366 #define CYREG_SAR1_SW0 0x40005b28u\r
1367 #define CYREG_SAR1_SW2 0x40005b2au\r
1368 #define CYREG_SAR1_SW3 0x40005b2bu\r
1369 #define CYREG_SAR1_SW4 0x40005b2cu\r
1370 #define CYREG_SAR1_SW6 0x40005b2eu\r
1371 #define CYREG_SAR1_CLK 0x40005b2fu\r
1372 #define CYDEV_ANAIF_RT_OPAMP0_BASE 0x40005b40u\r
1373 #define CYDEV_ANAIF_RT_OPAMP0_SIZE 0x00000002u\r
1374 #define CYREG_OPAMP0_MX 0x40005b40u\r
1375 #define CYREG_OPAMP0_SW 0x40005b41u\r
1376 #define CYDEV_ANAIF_RT_OPAMP1_BASE 0x40005b42u\r
1377 #define CYDEV_ANAIF_RT_OPAMP1_SIZE 0x00000002u\r
1378 #define CYREG_OPAMP1_MX 0x40005b42u\r
1379 #define CYREG_OPAMP1_SW 0x40005b43u\r
1380 #define CYDEV_ANAIF_RT_OPAMP2_BASE 0x40005b44u\r
1381 #define CYDEV_ANAIF_RT_OPAMP2_SIZE 0x00000002u\r
1382 #define CYREG_OPAMP2_MX 0x40005b44u\r
1383 #define CYREG_OPAMP2_SW 0x40005b45u\r
1384 #define CYDEV_ANAIF_RT_OPAMP3_BASE 0x40005b46u\r
1385 #define CYDEV_ANAIF_RT_OPAMP3_SIZE 0x00000002u\r
1386 #define CYREG_OPAMP3_MX 0x40005b46u\r
1387 #define CYREG_OPAMP3_SW 0x40005b47u\r
1388 #define CYDEV_ANAIF_RT_LCDDAC_BASE 0x40005b50u\r
1389 #define CYDEV_ANAIF_RT_LCDDAC_SIZE 0x00000005u\r
1390 #define CYREG_LCDDAC_SW0 0x40005b50u\r
1391 #define CYREG_LCDDAC_SW1 0x40005b51u\r
1392 #define CYREG_LCDDAC_SW2 0x40005b52u\r
1393 #define CYREG_LCDDAC_SW3 0x40005b53u\r
1394 #define CYREG_LCDDAC_SW4 0x40005b54u\r
1395 #define CYDEV_ANAIF_RT_SC_BASE 0x40005b56u\r
1396 #define CYDEV_ANAIF_RT_SC_SIZE 0x00000001u\r
1397 #define CYREG_SC_MISC 0x40005b56u\r
1398 #define CYDEV_ANAIF_RT_BUS_BASE 0x40005b58u\r
1399 #define CYDEV_ANAIF_RT_BUS_SIZE 0x00000004u\r
1400 #define CYREG_BUS_SW0 0x40005b58u\r
1401 #define CYREG_BUS_SW2 0x40005b5au\r
1402 #define CYREG_BUS_SW3 0x40005b5bu\r
1403 #define CYDEV_ANAIF_RT_DFT_BASE 0x40005b5cu\r
1404 #define CYDEV_ANAIF_RT_DFT_SIZE 0x00000006u\r
1405 #define CYREG_DFT_CR0 0x40005b5cu\r
1406 #define CYREG_DFT_CR1 0x40005b5du\r
1407 #define CYREG_DFT_CR2 0x40005b5eu\r
1408 #define CYREG_DFT_CR3 0x40005b5fu\r
1409 #define CYREG_DFT_CR4 0x40005b60u\r
1410 #define CYREG_DFT_CR5 0x40005b61u\r
1411 #define CYDEV_ANAIF_WRK_BASE 0x40005b80u\r
1412 #define CYDEV_ANAIF_WRK_SIZE 0x00000029u\r
1413 #define CYDEV_ANAIF_WRK_DAC0_BASE 0x40005b80u\r
1414 #define CYDEV_ANAIF_WRK_DAC0_SIZE 0x00000001u\r
1415 #define CYREG_DAC0_D 0x40005b80u\r
1416 #define CYDEV_ANAIF_WRK_DAC1_BASE 0x40005b81u\r
1417 #define CYDEV_ANAIF_WRK_DAC1_SIZE 0x00000001u\r
1418 #define CYREG_DAC1_D 0x40005b81u\r
1419 #define CYDEV_ANAIF_WRK_DAC2_BASE 0x40005b82u\r
1420 #define CYDEV_ANAIF_WRK_DAC2_SIZE 0x00000001u\r
1421 #define CYREG_DAC2_D 0x40005b82u\r
1422 #define CYDEV_ANAIF_WRK_DAC3_BASE 0x40005b83u\r
1423 #define CYDEV_ANAIF_WRK_DAC3_SIZE 0x00000001u\r
1424 #define CYREG_DAC3_D 0x40005b83u\r
1425 #define CYDEV_ANAIF_WRK_DSM0_BASE 0x40005b88u\r
1426 #define CYDEV_ANAIF_WRK_DSM0_SIZE 0x00000002u\r
1427 #define CYREG_DSM0_OUT0 0x40005b88u\r
1428 #define CYREG_DSM0_OUT1 0x40005b89u\r
1429 #define CYDEV_ANAIF_WRK_LUT_BASE 0x40005b90u\r
1430 #define CYDEV_ANAIF_WRK_LUT_SIZE 0x00000005u\r
1431 #define CYREG_LUT_SR 0x40005b90u\r
1432 #define CYREG_LUT_WRK1 0x40005b91u\r
1433 #define CYREG_LUT_MSK 0x40005b92u\r
1434 #define CYREG_LUT_CLK 0x40005b93u\r
1435 #define CYREG_LUT_CPTR 0x40005b94u\r
1436 #define CYDEV_ANAIF_WRK_CMP_BASE 0x40005b96u\r
1437 #define CYDEV_ANAIF_WRK_CMP_SIZE 0x00000002u\r
1438 #define CYREG_CMP_WRK 0x40005b96u\r
1439 #define CYREG_CMP_TST 0x40005b97u\r
1440 #define CYDEV_ANAIF_WRK_SC_BASE 0x40005b98u\r
1441 #define CYDEV_ANAIF_WRK_SC_SIZE 0x00000005u\r
1442 #define CYREG_SC_SR 0x40005b98u\r
1443 #define CYREG_SC_WRK1 0x40005b99u\r
1444 #define CYREG_SC_MSK 0x40005b9au\r
1445 #define CYREG_SC_CMPINV 0x40005b9bu\r
1446 #define CYREG_SC_CPTR 0x40005b9cu\r
1447 #define CYDEV_ANAIF_WRK_SAR0_BASE 0x40005ba0u\r
1448 #define CYDEV_ANAIF_WRK_SAR0_SIZE 0x00000002u\r
1449 #define CYREG_SAR0_WRK0 0x40005ba0u\r
1450 #define CYREG_SAR0_WRK1 0x40005ba1u\r
1451 #define CYDEV_ANAIF_WRK_SAR1_BASE 0x40005ba2u\r
1452 #define CYDEV_ANAIF_WRK_SAR1_SIZE 0x00000002u\r
1453 #define CYREG_SAR1_WRK0 0x40005ba2u\r
1454 #define CYREG_SAR1_WRK1 0x40005ba3u\r
1455 #define CYDEV_ANAIF_WRK_SARS_BASE 0x40005ba8u\r
1456 #define CYDEV_ANAIF_WRK_SARS_SIZE 0x00000001u\r
1457 #define CYREG_ANAIF_WRK_SARS_SOF 0x40005ba8u\r
1458 #define CYDEV_USB_BASE 0x40006000u\r
1459 #define CYDEV_USB_SIZE 0x00000300u\r
1460 #define CYREG_USB_EP0_DR0 0x40006000u\r
1461 #define CYREG_USB_EP0_DR1 0x40006001u\r
1462 #define CYREG_USB_EP0_DR2 0x40006002u\r
1463 #define CYREG_USB_EP0_DR3 0x40006003u\r
1464 #define CYREG_USB_EP0_DR4 0x40006004u\r
1465 #define CYREG_USB_EP0_DR5 0x40006005u\r
1466 #define CYREG_USB_EP0_DR6 0x40006006u\r
1467 #define CYREG_USB_EP0_DR7 0x40006007u\r
1468 #define CYREG_USB_CR0 0x40006008u\r
1469 #define CYREG_USB_CR1 0x40006009u\r
1470 #define CYREG_USB_SIE_EP_INT_EN 0x4000600au\r
1471 #define CYREG_USB_SIE_EP_INT_SR 0x4000600bu\r
1472 #define CYDEV_USB_SIE_EP1_BASE 0x4000600cu\r
1473 #define CYDEV_USB_SIE_EP1_SIZE 0x00000003u\r
1474 #define CYREG_USB_SIE_EP1_CNT0 0x4000600cu\r
1475 #define CYREG_USB_SIE_EP1_CNT1 0x4000600du\r
1476 #define CYREG_USB_SIE_EP1_CR0 0x4000600eu\r
1477 #define CYREG_USB_USBIO_CR0 0x40006010u\r
1478 #define CYREG_USB_USBIO_CR1 0x40006012u\r
1479 #define CYREG_USB_DYN_RECONFIG 0x40006014u\r
1480 #define CYREG_USB_SOF0 0x40006018u\r
1481 #define CYREG_USB_SOF1 0x40006019u\r
1482 #define CYDEV_USB_SIE_EP2_BASE 0x4000601cu\r
1483 #define CYDEV_USB_SIE_EP2_SIZE 0x00000003u\r
1484 #define CYREG_USB_SIE_EP2_CNT0 0x4000601cu\r
1485 #define CYREG_USB_SIE_EP2_CNT1 0x4000601du\r
1486 #define CYREG_USB_SIE_EP2_CR0 0x4000601eu\r
1487 #define CYREG_USB_EP0_CR 0x40006028u\r
1488 #define CYREG_USB_EP0_CNT 0x40006029u\r
1489 #define CYDEV_USB_SIE_EP3_BASE 0x4000602cu\r
1490 #define CYDEV_USB_SIE_EP3_SIZE 0x00000003u\r
1491 #define CYREG_USB_SIE_EP3_CNT0 0x4000602cu\r
1492 #define CYREG_USB_SIE_EP3_CNT1 0x4000602du\r
1493 #define CYREG_USB_SIE_EP3_CR0 0x4000602eu\r
1494 #define CYDEV_USB_SIE_EP4_BASE 0x4000603cu\r
1495 #define CYDEV_USB_SIE_EP4_SIZE 0x00000003u\r
1496 #define CYREG_USB_SIE_EP4_CNT0 0x4000603cu\r
1497 #define CYREG_USB_SIE_EP4_CNT1 0x4000603du\r
1498 #define CYREG_USB_SIE_EP4_CR0 0x4000603eu\r
1499 #define CYDEV_USB_SIE_EP5_BASE 0x4000604cu\r
1500 #define CYDEV_USB_SIE_EP5_SIZE 0x00000003u\r
1501 #define CYREG_USB_SIE_EP5_CNT0 0x4000604cu\r
1502 #define CYREG_USB_SIE_EP5_CNT1 0x4000604du\r
1503 #define CYREG_USB_SIE_EP5_CR0 0x4000604eu\r
1504 #define CYDEV_USB_SIE_EP6_BASE 0x4000605cu\r
1505 #define CYDEV_USB_SIE_EP6_SIZE 0x00000003u\r
1506 #define CYREG_USB_SIE_EP6_CNT0 0x4000605cu\r
1507 #define CYREG_USB_SIE_EP6_CNT1 0x4000605du\r
1508 #define CYREG_USB_SIE_EP6_CR0 0x4000605eu\r
1509 #define CYDEV_USB_SIE_EP7_BASE 0x4000606cu\r
1510 #define CYDEV_USB_SIE_EP7_SIZE 0x00000003u\r
1511 #define CYREG_USB_SIE_EP7_CNT0 0x4000606cu\r
1512 #define CYREG_USB_SIE_EP7_CNT1 0x4000606du\r
1513 #define CYREG_USB_SIE_EP7_CR0 0x4000606eu\r
1514 #define CYDEV_USB_SIE_EP8_BASE 0x4000607cu\r
1515 #define CYDEV_USB_SIE_EP8_SIZE 0x00000003u\r
1516 #define CYREG_USB_SIE_EP8_CNT0 0x4000607cu\r
1517 #define CYREG_USB_SIE_EP8_CNT1 0x4000607du\r
1518 #define CYREG_USB_SIE_EP8_CR0 0x4000607eu\r
1519 #define CYDEV_USB_ARB_EP1_BASE 0x40006080u\r
1520 #define CYDEV_USB_ARB_EP1_SIZE 0x00000003u\r
1521 #define CYREG_USB_ARB_EP1_CFG 0x40006080u\r
1522 #define CYREG_USB_ARB_EP1_INT_EN 0x40006081u\r
1523 #define CYREG_USB_ARB_EP1_SR 0x40006082u\r
1524 #define CYDEV_USB_ARB_RW1_BASE 0x40006084u\r
1525 #define CYDEV_USB_ARB_RW1_SIZE 0x00000005u\r
1526 #define CYREG_USB_ARB_RW1_WA 0x40006084u\r
1527 #define CYREG_USB_ARB_RW1_WA_MSB 0x40006085u\r
1528 #define CYREG_USB_ARB_RW1_RA 0x40006086u\r
1529 #define CYREG_USB_ARB_RW1_RA_MSB 0x40006087u\r
1530 #define CYREG_USB_ARB_RW1_DR 0x40006088u\r
1531 #define CYREG_USB_BUF_SIZE 0x4000608cu\r
1532 #define CYREG_USB_EP_ACTIVE 0x4000608eu\r
1533 #define CYREG_USB_EP_TYPE 0x4000608fu\r
1534 #define CYDEV_USB_ARB_EP2_BASE 0x40006090u\r
1535 #define CYDEV_USB_ARB_EP2_SIZE 0x00000003u\r
1536 #define CYREG_USB_ARB_EP2_CFG 0x40006090u\r
1537 #define CYREG_USB_ARB_EP2_INT_EN 0x40006091u\r
1538 #define CYREG_USB_ARB_EP2_SR 0x40006092u\r
1539 #define CYDEV_USB_ARB_RW2_BASE 0x40006094u\r
1540 #define CYDEV_USB_ARB_RW2_SIZE 0x00000005u\r
1541 #define CYREG_USB_ARB_RW2_WA 0x40006094u\r
1542 #define CYREG_USB_ARB_RW2_WA_MSB 0x40006095u\r
1543 #define CYREG_USB_ARB_RW2_RA 0x40006096u\r
1544 #define CYREG_USB_ARB_RW2_RA_MSB 0x40006097u\r
1545 #define CYREG_USB_ARB_RW2_DR 0x40006098u\r
1546 #define CYREG_USB_ARB_CFG 0x4000609cu\r
1547 #define CYREG_USB_USB_CLK_EN 0x4000609du\r
1548 #define CYREG_USB_ARB_INT_EN 0x4000609eu\r
1549 #define CYREG_USB_ARB_INT_SR 0x4000609fu\r
1550 #define CYDEV_USB_ARB_EP3_BASE 0x400060a0u\r
1551 #define CYDEV_USB_ARB_EP3_SIZE 0x00000003u\r
1552 #define CYREG_USB_ARB_EP3_CFG 0x400060a0u\r
1553 #define CYREG_USB_ARB_EP3_INT_EN 0x400060a1u\r
1554 #define CYREG_USB_ARB_EP3_SR 0x400060a2u\r
1555 #define CYDEV_USB_ARB_RW3_BASE 0x400060a4u\r
1556 #define CYDEV_USB_ARB_RW3_SIZE 0x00000005u\r
1557 #define CYREG_USB_ARB_RW3_WA 0x400060a4u\r
1558 #define CYREG_USB_ARB_RW3_WA_MSB 0x400060a5u\r
1559 #define CYREG_USB_ARB_RW3_RA 0x400060a6u\r
1560 #define CYREG_USB_ARB_RW3_RA_MSB 0x400060a7u\r
1561 #define CYREG_USB_ARB_RW3_DR 0x400060a8u\r
1562 #define CYREG_USB_CWA 0x400060acu\r
1563 #define CYREG_USB_CWA_MSB 0x400060adu\r
1564 #define CYDEV_USB_ARB_EP4_BASE 0x400060b0u\r
1565 #define CYDEV_USB_ARB_EP4_SIZE 0x00000003u\r
1566 #define CYREG_USB_ARB_EP4_CFG 0x400060b0u\r
1567 #define CYREG_USB_ARB_EP4_INT_EN 0x400060b1u\r
1568 #define CYREG_USB_ARB_EP4_SR 0x400060b2u\r
1569 #define CYDEV_USB_ARB_RW4_BASE 0x400060b4u\r
1570 #define CYDEV_USB_ARB_RW4_SIZE 0x00000005u\r
1571 #define CYREG_USB_ARB_RW4_WA 0x400060b4u\r
1572 #define CYREG_USB_ARB_RW4_WA_MSB 0x400060b5u\r
1573 #define CYREG_USB_ARB_RW4_RA 0x400060b6u\r
1574 #define CYREG_USB_ARB_RW4_RA_MSB 0x400060b7u\r
1575 #define CYREG_USB_ARB_RW4_DR 0x400060b8u\r
1576 #define CYREG_USB_DMA_THRES 0x400060bcu\r
1577 #define CYREG_USB_DMA_THRES_MSB 0x400060bdu\r
1578 #define CYDEV_USB_ARB_EP5_BASE 0x400060c0u\r
1579 #define CYDEV_USB_ARB_EP5_SIZE 0x00000003u\r
1580 #define CYREG_USB_ARB_EP5_CFG 0x400060c0u\r
1581 #define CYREG_USB_ARB_EP5_INT_EN 0x400060c1u\r
1582 #define CYREG_USB_ARB_EP5_SR 0x400060c2u\r
1583 #define CYDEV_USB_ARB_RW5_BASE 0x400060c4u\r
1584 #define CYDEV_USB_ARB_RW5_SIZE 0x00000005u\r
1585 #define CYREG_USB_ARB_RW5_WA 0x400060c4u\r
1586 #define CYREG_USB_ARB_RW5_WA_MSB 0x400060c5u\r
1587 #define CYREG_USB_ARB_RW5_RA 0x400060c6u\r
1588 #define CYREG_USB_ARB_RW5_RA_MSB 0x400060c7u\r
1589 #define CYREG_USB_ARB_RW5_DR 0x400060c8u\r
1590 #define CYREG_USB_BUS_RST_CNT 0x400060ccu\r
1591 #define CYDEV_USB_ARB_EP6_BASE 0x400060d0u\r
1592 #define CYDEV_USB_ARB_EP6_SIZE 0x00000003u\r
1593 #define CYREG_USB_ARB_EP6_CFG 0x400060d0u\r
1594 #define CYREG_USB_ARB_EP6_INT_EN 0x400060d1u\r
1595 #define CYREG_USB_ARB_EP6_SR 0x400060d2u\r
1596 #define CYDEV_USB_ARB_RW6_BASE 0x400060d4u\r
1597 #define CYDEV_USB_ARB_RW6_SIZE 0x00000005u\r
1598 #define CYREG_USB_ARB_RW6_WA 0x400060d4u\r
1599 #define CYREG_USB_ARB_RW6_WA_MSB 0x400060d5u\r
1600 #define CYREG_USB_ARB_RW6_RA 0x400060d6u\r
1601 #define CYREG_USB_ARB_RW6_RA_MSB 0x400060d7u\r
1602 #define CYREG_USB_ARB_RW6_DR 0x400060d8u\r
1603 #define CYDEV_USB_ARB_EP7_BASE 0x400060e0u\r
1604 #define CYDEV_USB_ARB_EP7_SIZE 0x00000003u\r
1605 #define CYREG_USB_ARB_EP7_CFG 0x400060e0u\r
1606 #define CYREG_USB_ARB_EP7_INT_EN 0x400060e1u\r
1607 #define CYREG_USB_ARB_EP7_SR 0x400060e2u\r
1608 #define CYDEV_USB_ARB_RW7_BASE 0x400060e4u\r
1609 #define CYDEV_USB_ARB_RW7_SIZE 0x00000005u\r
1610 #define CYREG_USB_ARB_RW7_WA 0x400060e4u\r
1611 #define CYREG_USB_ARB_RW7_WA_MSB 0x400060e5u\r
1612 #define CYREG_USB_ARB_RW7_RA 0x400060e6u\r
1613 #define CYREG_USB_ARB_RW7_RA_MSB 0x400060e7u\r
1614 #define CYREG_USB_ARB_RW7_DR 0x400060e8u\r
1615 #define CYDEV_USB_ARB_EP8_BASE 0x400060f0u\r
1616 #define CYDEV_USB_ARB_EP8_SIZE 0x00000003u\r
1617 #define CYREG_USB_ARB_EP8_CFG 0x400060f0u\r
1618 #define CYREG_USB_ARB_EP8_INT_EN 0x400060f1u\r
1619 #define CYREG_USB_ARB_EP8_SR 0x400060f2u\r
1620 #define CYDEV_USB_ARB_RW8_BASE 0x400060f4u\r
1621 #define CYDEV_USB_ARB_RW8_SIZE 0x00000005u\r
1622 #define CYREG_USB_ARB_RW8_WA 0x400060f4u\r
1623 #define CYREG_USB_ARB_RW8_WA_MSB 0x400060f5u\r
1624 #define CYREG_USB_ARB_RW8_RA 0x400060f6u\r
1625 #define CYREG_USB_ARB_RW8_RA_MSB 0x400060f7u\r
1626 #define CYREG_USB_ARB_RW8_DR 0x400060f8u\r
1627 #define CYDEV_USB_MEM_BASE 0x40006100u\r
1628 #define CYDEV_USB_MEM_SIZE 0x00000200u\r
1629 #define CYREG_USB_MEM_DATA_MBASE 0x40006100u\r
1630 #define CYREG_USB_MEM_DATA_MSIZE 0x00000200u\r
1631 #define CYDEV_UWRK_BASE 0x40006400u\r
1632 #define CYDEV_UWRK_SIZE 0x00000b60u\r
1633 #define CYDEV_UWRK_UWRK8_BASE 0x40006400u\r
1634 #define CYDEV_UWRK_UWRK8_SIZE 0x000003b0u\r
1635 #define CYDEV_UWRK_UWRK8_B0_BASE 0x40006400u\r
1636 #define CYDEV_UWRK_UWRK8_B0_SIZE 0x000000b0u\r
1637 #define CYREG_B0_UDB00_A0 0x40006400u\r
1638 #define CYREG_B0_UDB01_A0 0x40006401u\r
1639 #define CYREG_B0_UDB02_A0 0x40006402u\r
1640 #define CYREG_B0_UDB03_A0 0x40006403u\r
1641 #define CYREG_B0_UDB04_A0 0x40006404u\r
1642 #define CYREG_B0_UDB05_A0 0x40006405u\r
1643 #define CYREG_B0_UDB06_A0 0x40006406u\r
1644 #define CYREG_B0_UDB07_A0 0x40006407u\r
1645 #define CYREG_B0_UDB08_A0 0x40006408u\r
1646 #define CYREG_B0_UDB09_A0 0x40006409u\r
1647 #define CYREG_B0_UDB10_A0 0x4000640au\r
1648 #define CYREG_B0_UDB11_A0 0x4000640bu\r
1649 #define CYREG_B0_UDB12_A0 0x4000640cu\r
1650 #define CYREG_B0_UDB13_A0 0x4000640du\r
1651 #define CYREG_B0_UDB14_A0 0x4000640eu\r
1652 #define CYREG_B0_UDB15_A0 0x4000640fu\r
1653 #define CYREG_B0_UDB00_A1 0x40006410u\r
1654 #define CYREG_B0_UDB01_A1 0x40006411u\r
1655 #define CYREG_B0_UDB02_A1 0x40006412u\r
1656 #define CYREG_B0_UDB03_A1 0x40006413u\r
1657 #define CYREG_B0_UDB04_A1 0x40006414u\r
1658 #define CYREG_B0_UDB05_A1 0x40006415u\r
1659 #define CYREG_B0_UDB06_A1 0x40006416u\r
1660 #define CYREG_B0_UDB07_A1 0x40006417u\r
1661 #define CYREG_B0_UDB08_A1 0x40006418u\r
1662 #define CYREG_B0_UDB09_A1 0x40006419u\r
1663 #define CYREG_B0_UDB10_A1 0x4000641au\r
1664 #define CYREG_B0_UDB11_A1 0x4000641bu\r
1665 #define CYREG_B0_UDB12_A1 0x4000641cu\r
1666 #define CYREG_B0_UDB13_A1 0x4000641du\r
1667 #define CYREG_B0_UDB14_A1 0x4000641eu\r
1668 #define CYREG_B0_UDB15_A1 0x4000641fu\r
1669 #define CYREG_B0_UDB00_D0 0x40006420u\r
1670 #define CYREG_B0_UDB01_D0 0x40006421u\r
1671 #define CYREG_B0_UDB02_D0 0x40006422u\r
1672 #define CYREG_B0_UDB03_D0 0x40006423u\r
1673 #define CYREG_B0_UDB04_D0 0x40006424u\r
1674 #define CYREG_B0_UDB05_D0 0x40006425u\r
1675 #define CYREG_B0_UDB06_D0 0x40006426u\r
1676 #define CYREG_B0_UDB07_D0 0x40006427u\r
1677 #define CYREG_B0_UDB08_D0 0x40006428u\r
1678 #define CYREG_B0_UDB09_D0 0x40006429u\r
1679 #define CYREG_B0_UDB10_D0 0x4000642au\r
1680 #define CYREG_B0_UDB11_D0 0x4000642bu\r
1681 #define CYREG_B0_UDB12_D0 0x4000642cu\r
1682 #define CYREG_B0_UDB13_D0 0x4000642du\r
1683 #define CYREG_B0_UDB14_D0 0x4000642eu\r
1684 #define CYREG_B0_UDB15_D0 0x4000642fu\r
1685 #define CYREG_B0_UDB00_D1 0x40006430u\r
1686 #define CYREG_B0_UDB01_D1 0x40006431u\r
1687 #define CYREG_B0_UDB02_D1 0x40006432u\r
1688 #define CYREG_B0_UDB03_D1 0x40006433u\r
1689 #define CYREG_B0_UDB04_D1 0x40006434u\r
1690 #define CYREG_B0_UDB05_D1 0x40006435u\r
1691 #define CYREG_B0_UDB06_D1 0x40006436u\r
1692 #define CYREG_B0_UDB07_D1 0x40006437u\r
1693 #define CYREG_B0_UDB08_D1 0x40006438u\r
1694 #define CYREG_B0_UDB09_D1 0x40006439u\r
1695 #define CYREG_B0_UDB10_D1 0x4000643au\r
1696 #define CYREG_B0_UDB11_D1 0x4000643bu\r
1697 #define CYREG_B0_UDB12_D1 0x4000643cu\r
1698 #define CYREG_B0_UDB13_D1 0x4000643du\r
1699 #define CYREG_B0_UDB14_D1 0x4000643eu\r
1700 #define CYREG_B0_UDB15_D1 0x4000643fu\r
1701 #define CYREG_B0_UDB00_F0 0x40006440u\r
1702 #define CYREG_B0_UDB01_F0 0x40006441u\r
1703 #define CYREG_B0_UDB02_F0 0x40006442u\r
1704 #define CYREG_B0_UDB03_F0 0x40006443u\r
1705 #define CYREG_B0_UDB04_F0 0x40006444u\r
1706 #define CYREG_B0_UDB05_F0 0x40006445u\r
1707 #define CYREG_B0_UDB06_F0 0x40006446u\r
1708 #define CYREG_B0_UDB07_F0 0x40006447u\r
1709 #define CYREG_B0_UDB08_F0 0x40006448u\r
1710 #define CYREG_B0_UDB09_F0 0x40006449u\r
1711 #define CYREG_B0_UDB10_F0 0x4000644au\r
1712 #define CYREG_B0_UDB11_F0 0x4000644bu\r
1713 #define CYREG_B0_UDB12_F0 0x4000644cu\r
1714 #define CYREG_B0_UDB13_F0 0x4000644du\r
1715 #define CYREG_B0_UDB14_F0 0x4000644eu\r
1716 #define CYREG_B0_UDB15_F0 0x4000644fu\r
1717 #define CYREG_B0_UDB00_F1 0x40006450u\r
1718 #define CYREG_B0_UDB01_F1 0x40006451u\r
1719 #define CYREG_B0_UDB02_F1 0x40006452u\r
1720 #define CYREG_B0_UDB03_F1 0x40006453u\r
1721 #define CYREG_B0_UDB04_F1 0x40006454u\r
1722 #define CYREG_B0_UDB05_F1 0x40006455u\r
1723 #define CYREG_B0_UDB06_F1 0x40006456u\r
1724 #define CYREG_B0_UDB07_F1 0x40006457u\r
1725 #define CYREG_B0_UDB08_F1 0x40006458u\r
1726 #define CYREG_B0_UDB09_F1 0x40006459u\r
1727 #define CYREG_B0_UDB10_F1 0x4000645au\r
1728 #define CYREG_B0_UDB11_F1 0x4000645bu\r
1729 #define CYREG_B0_UDB12_F1 0x4000645cu\r
1730 #define CYREG_B0_UDB13_F1 0x4000645du\r
1731 #define CYREG_B0_UDB14_F1 0x4000645eu\r
1732 #define CYREG_B0_UDB15_F1 0x4000645fu\r
1733 #define CYREG_B0_UDB00_ST 0x40006460u\r
1734 #define CYREG_B0_UDB01_ST 0x40006461u\r
1735 #define CYREG_B0_UDB02_ST 0x40006462u\r
1736 #define CYREG_B0_UDB03_ST 0x40006463u\r
1737 #define CYREG_B0_UDB04_ST 0x40006464u\r
1738 #define CYREG_B0_UDB05_ST 0x40006465u\r
1739 #define CYREG_B0_UDB06_ST 0x40006466u\r
1740 #define CYREG_B0_UDB07_ST 0x40006467u\r
1741 #define CYREG_B0_UDB08_ST 0x40006468u\r
1742 #define CYREG_B0_UDB09_ST 0x40006469u\r
1743 #define CYREG_B0_UDB10_ST 0x4000646au\r
1744 #define CYREG_B0_UDB11_ST 0x4000646bu\r
1745 #define CYREG_B0_UDB12_ST 0x4000646cu\r
1746 #define CYREG_B0_UDB13_ST 0x4000646du\r
1747 #define CYREG_B0_UDB14_ST 0x4000646eu\r
1748 #define CYREG_B0_UDB15_ST 0x4000646fu\r
1749 #define CYREG_B0_UDB00_CTL 0x40006470u\r
1750 #define CYREG_B0_UDB01_CTL 0x40006471u\r
1751 #define CYREG_B0_UDB02_CTL 0x40006472u\r
1752 #define CYREG_B0_UDB03_CTL 0x40006473u\r
1753 #define CYREG_B0_UDB04_CTL 0x40006474u\r
1754 #define CYREG_B0_UDB05_CTL 0x40006475u\r
1755 #define CYREG_B0_UDB06_CTL 0x40006476u\r
1756 #define CYREG_B0_UDB07_CTL 0x40006477u\r
1757 #define CYREG_B0_UDB08_CTL 0x40006478u\r
1758 #define CYREG_B0_UDB09_CTL 0x40006479u\r
1759 #define CYREG_B0_UDB10_CTL 0x4000647au\r
1760 #define CYREG_B0_UDB11_CTL 0x4000647bu\r
1761 #define CYREG_B0_UDB12_CTL 0x4000647cu\r
1762 #define CYREG_B0_UDB13_CTL 0x4000647du\r
1763 #define CYREG_B0_UDB14_CTL 0x4000647eu\r
1764 #define CYREG_B0_UDB15_CTL 0x4000647fu\r
1765 #define CYREG_B0_UDB00_MSK 0x40006480u\r
1766 #define CYREG_B0_UDB01_MSK 0x40006481u\r
1767 #define CYREG_B0_UDB02_MSK 0x40006482u\r
1768 #define CYREG_B0_UDB03_MSK 0x40006483u\r
1769 #define CYREG_B0_UDB04_MSK 0x40006484u\r
1770 #define CYREG_B0_UDB05_MSK 0x40006485u\r
1771 #define CYREG_B0_UDB06_MSK 0x40006486u\r
1772 #define CYREG_B0_UDB07_MSK 0x40006487u\r
1773 #define CYREG_B0_UDB08_MSK 0x40006488u\r
1774 #define CYREG_B0_UDB09_MSK 0x40006489u\r
1775 #define CYREG_B0_UDB10_MSK 0x4000648au\r
1776 #define CYREG_B0_UDB11_MSK 0x4000648bu\r
1777 #define CYREG_B0_UDB12_MSK 0x4000648cu\r
1778 #define CYREG_B0_UDB13_MSK 0x4000648du\r
1779 #define CYREG_B0_UDB14_MSK 0x4000648eu\r
1780 #define CYREG_B0_UDB15_MSK 0x4000648fu\r
1781 #define CYREG_B0_UDB00_ACTL 0x40006490u\r
1782 #define CYREG_B0_UDB01_ACTL 0x40006491u\r
1783 #define CYREG_B0_UDB02_ACTL 0x40006492u\r
1784 #define CYREG_B0_UDB03_ACTL 0x40006493u\r
1785 #define CYREG_B0_UDB04_ACTL 0x40006494u\r
1786 #define CYREG_B0_UDB05_ACTL 0x40006495u\r
1787 #define CYREG_B0_UDB06_ACTL 0x40006496u\r
1788 #define CYREG_B0_UDB07_ACTL 0x40006497u\r
1789 #define CYREG_B0_UDB08_ACTL 0x40006498u\r
1790 #define CYREG_B0_UDB09_ACTL 0x40006499u\r
1791 #define CYREG_B0_UDB10_ACTL 0x4000649au\r
1792 #define CYREG_B0_UDB11_ACTL 0x4000649bu\r
1793 #define CYREG_B0_UDB12_ACTL 0x4000649cu\r
1794 #define CYREG_B0_UDB13_ACTL 0x4000649du\r
1795 #define CYREG_B0_UDB14_ACTL 0x4000649eu\r
1796 #define CYREG_B0_UDB15_ACTL 0x4000649fu\r
1797 #define CYREG_B0_UDB00_MC 0x400064a0u\r
1798 #define CYREG_B0_UDB01_MC 0x400064a1u\r
1799 #define CYREG_B0_UDB02_MC 0x400064a2u\r
1800 #define CYREG_B0_UDB03_MC 0x400064a3u\r
1801 #define CYREG_B0_UDB04_MC 0x400064a4u\r
1802 #define CYREG_B0_UDB05_MC 0x400064a5u\r
1803 #define CYREG_B0_UDB06_MC 0x400064a6u\r
1804 #define CYREG_B0_UDB07_MC 0x400064a7u\r
1805 #define CYREG_B0_UDB08_MC 0x400064a8u\r
1806 #define CYREG_B0_UDB09_MC 0x400064a9u\r
1807 #define CYREG_B0_UDB10_MC 0x400064aau\r
1808 #define CYREG_B0_UDB11_MC 0x400064abu\r
1809 #define CYREG_B0_UDB12_MC 0x400064acu\r
1810 #define CYREG_B0_UDB13_MC 0x400064adu\r
1811 #define CYREG_B0_UDB14_MC 0x400064aeu\r
1812 #define CYREG_B0_UDB15_MC 0x400064afu\r
1813 #define CYDEV_UWRK_UWRK8_B1_BASE 0x40006500u\r
1814 #define CYDEV_UWRK_UWRK8_B1_SIZE 0x000000b0u\r
1815 #define CYREG_B1_UDB04_A0 0x40006504u\r
1816 #define CYREG_B1_UDB05_A0 0x40006505u\r
1817 #define CYREG_B1_UDB06_A0 0x40006506u\r
1818 #define CYREG_B1_UDB07_A0 0x40006507u\r
1819 #define CYREG_B1_UDB08_A0 0x40006508u\r
1820 #define CYREG_B1_UDB09_A0 0x40006509u\r
1821 #define CYREG_B1_UDB10_A0 0x4000650au\r
1822 #define CYREG_B1_UDB11_A0 0x4000650bu\r
1823 #define CYREG_B1_UDB04_A1 0x40006514u\r
1824 #define CYREG_B1_UDB05_A1 0x40006515u\r
1825 #define CYREG_B1_UDB06_A1 0x40006516u\r
1826 #define CYREG_B1_UDB07_A1 0x40006517u\r
1827 #define CYREG_B1_UDB08_A1 0x40006518u\r
1828 #define CYREG_B1_UDB09_A1 0x40006519u\r
1829 #define CYREG_B1_UDB10_A1 0x4000651au\r
1830 #define CYREG_B1_UDB11_A1 0x4000651bu\r
1831 #define CYREG_B1_UDB04_D0 0x40006524u\r
1832 #define CYREG_B1_UDB05_D0 0x40006525u\r
1833 #define CYREG_B1_UDB06_D0 0x40006526u\r
1834 #define CYREG_B1_UDB07_D0 0x40006527u\r
1835 #define CYREG_B1_UDB08_D0 0x40006528u\r
1836 #define CYREG_B1_UDB09_D0 0x40006529u\r
1837 #define CYREG_B1_UDB10_D0 0x4000652au\r
1838 #define CYREG_B1_UDB11_D0 0x4000652bu\r
1839 #define CYREG_B1_UDB04_D1 0x40006534u\r
1840 #define CYREG_B1_UDB05_D1 0x40006535u\r
1841 #define CYREG_B1_UDB06_D1 0x40006536u\r
1842 #define CYREG_B1_UDB07_D1 0x40006537u\r
1843 #define CYREG_B1_UDB08_D1 0x40006538u\r
1844 #define CYREG_B1_UDB09_D1 0x40006539u\r
1845 #define CYREG_B1_UDB10_D1 0x4000653au\r
1846 #define CYREG_B1_UDB11_D1 0x4000653bu\r
1847 #define CYREG_B1_UDB04_F0 0x40006544u\r
1848 #define CYREG_B1_UDB05_F0 0x40006545u\r
1849 #define CYREG_B1_UDB06_F0 0x40006546u\r
1850 #define CYREG_B1_UDB07_F0 0x40006547u\r
1851 #define CYREG_B1_UDB08_F0 0x40006548u\r
1852 #define CYREG_B1_UDB09_F0 0x40006549u\r
1853 #define CYREG_B1_UDB10_F0 0x4000654au\r
1854 #define CYREG_B1_UDB11_F0 0x4000654bu\r
1855 #define CYREG_B1_UDB04_F1 0x40006554u\r
1856 #define CYREG_B1_UDB05_F1 0x40006555u\r
1857 #define CYREG_B1_UDB06_F1 0x40006556u\r
1858 #define CYREG_B1_UDB07_F1 0x40006557u\r
1859 #define CYREG_B1_UDB08_F1 0x40006558u\r
1860 #define CYREG_B1_UDB09_F1 0x40006559u\r
1861 #define CYREG_B1_UDB10_F1 0x4000655au\r
1862 #define CYREG_B1_UDB11_F1 0x4000655bu\r
1863 #define CYREG_B1_UDB04_ST 0x40006564u\r
1864 #define CYREG_B1_UDB05_ST 0x40006565u\r
1865 #define CYREG_B1_UDB06_ST 0x40006566u\r
1866 #define CYREG_B1_UDB07_ST 0x40006567u\r
1867 #define CYREG_B1_UDB08_ST 0x40006568u\r
1868 #define CYREG_B1_UDB09_ST 0x40006569u\r
1869 #define CYREG_B1_UDB10_ST 0x4000656au\r
1870 #define CYREG_B1_UDB11_ST 0x4000656bu\r
1871 #define CYREG_B1_UDB04_CTL 0x40006574u\r
1872 #define CYREG_B1_UDB05_CTL 0x40006575u\r
1873 #define CYREG_B1_UDB06_CTL 0x40006576u\r
1874 #define CYREG_B1_UDB07_CTL 0x40006577u\r
1875 #define CYREG_B1_UDB08_CTL 0x40006578u\r
1876 #define CYREG_B1_UDB09_CTL 0x40006579u\r
1877 #define CYREG_B1_UDB10_CTL 0x4000657au\r
1878 #define CYREG_B1_UDB11_CTL 0x4000657bu\r
1879 #define CYREG_B1_UDB04_MSK 0x40006584u\r
1880 #define CYREG_B1_UDB05_MSK 0x40006585u\r
1881 #define CYREG_B1_UDB06_MSK 0x40006586u\r
1882 #define CYREG_B1_UDB07_MSK 0x40006587u\r
1883 #define CYREG_B1_UDB08_MSK 0x40006588u\r
1884 #define CYREG_B1_UDB09_MSK 0x40006589u\r
1885 #define CYREG_B1_UDB10_MSK 0x4000658au\r
1886 #define CYREG_B1_UDB11_MSK 0x4000658bu\r
1887 #define CYREG_B1_UDB04_ACTL 0x40006594u\r
1888 #define CYREG_B1_UDB05_ACTL 0x40006595u\r
1889 #define CYREG_B1_UDB06_ACTL 0x40006596u\r
1890 #define CYREG_B1_UDB07_ACTL 0x40006597u\r
1891 #define CYREG_B1_UDB08_ACTL 0x40006598u\r
1892 #define CYREG_B1_UDB09_ACTL 0x40006599u\r
1893 #define CYREG_B1_UDB10_ACTL 0x4000659au\r
1894 #define CYREG_B1_UDB11_ACTL 0x4000659bu\r
1895 #define CYREG_B1_UDB04_MC 0x400065a4u\r
1896 #define CYREG_B1_UDB05_MC 0x400065a5u\r
1897 #define CYREG_B1_UDB06_MC 0x400065a6u\r
1898 #define CYREG_B1_UDB07_MC 0x400065a7u\r
1899 #define CYREG_B1_UDB08_MC 0x400065a8u\r
1900 #define CYREG_B1_UDB09_MC 0x400065a9u\r
1901 #define CYREG_B1_UDB10_MC 0x400065aau\r
1902 #define CYREG_B1_UDB11_MC 0x400065abu\r
1903 #define CYDEV_UWRK_UWRK16_BASE 0x40006800u\r
1904 #define CYDEV_UWRK_UWRK16_SIZE 0x00000760u\r
1905 #define CYDEV_UWRK_UWRK16_CAT_BASE 0x40006800u\r
1906 #define CYDEV_UWRK_UWRK16_CAT_SIZE 0x00000760u\r
1907 #define CYDEV_UWRK_UWRK16_CAT_B0_BASE 0x40006800u\r
1908 #define CYDEV_UWRK_UWRK16_CAT_B0_SIZE 0x00000160u\r
1909 #define CYREG_B0_UDB00_A0_A1 0x40006800u\r
1910 #define CYREG_B0_UDB01_A0_A1 0x40006802u\r
1911 #define CYREG_B0_UDB02_A0_A1 0x40006804u\r
1912 #define CYREG_B0_UDB03_A0_A1 0x40006806u\r
1913 #define CYREG_B0_UDB04_A0_A1 0x40006808u\r
1914 #define CYREG_B0_UDB05_A0_A1 0x4000680au\r
1915 #define CYREG_B0_UDB06_A0_A1 0x4000680cu\r
1916 #define CYREG_B0_UDB07_A0_A1 0x4000680eu\r
1917 #define CYREG_B0_UDB08_A0_A1 0x40006810u\r
1918 #define CYREG_B0_UDB09_A0_A1 0x40006812u\r
1919 #define CYREG_B0_UDB10_A0_A1 0x40006814u\r
1920 #define CYREG_B0_UDB11_A0_A1 0x40006816u\r
1921 #define CYREG_B0_UDB12_A0_A1 0x40006818u\r
1922 #define CYREG_B0_UDB13_A0_A1 0x4000681au\r
1923 #define CYREG_B0_UDB14_A0_A1 0x4000681cu\r
1924 #define CYREG_B0_UDB15_A0_A1 0x4000681eu\r
1925 #define CYREG_B0_UDB00_D0_D1 0x40006840u\r
1926 #define CYREG_B0_UDB01_D0_D1 0x40006842u\r
1927 #define CYREG_B0_UDB02_D0_D1 0x40006844u\r
1928 #define CYREG_B0_UDB03_D0_D1 0x40006846u\r
1929 #define CYREG_B0_UDB04_D0_D1 0x40006848u\r
1930 #define CYREG_B0_UDB05_D0_D1 0x4000684au\r
1931 #define CYREG_B0_UDB06_D0_D1 0x4000684cu\r
1932 #define CYREG_B0_UDB07_D0_D1 0x4000684eu\r
1933 #define CYREG_B0_UDB08_D0_D1 0x40006850u\r
1934 #define CYREG_B0_UDB09_D0_D1 0x40006852u\r
1935 #define CYREG_B0_UDB10_D0_D1 0x40006854u\r
1936 #define CYREG_B0_UDB11_D0_D1 0x40006856u\r
1937 #define CYREG_B0_UDB12_D0_D1 0x40006858u\r
1938 #define CYREG_B0_UDB13_D0_D1 0x4000685au\r
1939 #define CYREG_B0_UDB14_D0_D1 0x4000685cu\r
1940 #define CYREG_B0_UDB15_D0_D1 0x4000685eu\r
1941 #define CYREG_B0_UDB00_F0_F1 0x40006880u\r
1942 #define CYREG_B0_UDB01_F0_F1 0x40006882u\r
1943 #define CYREG_B0_UDB02_F0_F1 0x40006884u\r
1944 #define CYREG_B0_UDB03_F0_F1 0x40006886u\r
1945 #define CYREG_B0_UDB04_F0_F1 0x40006888u\r
1946 #define CYREG_B0_UDB05_F0_F1 0x4000688au\r
1947 #define CYREG_B0_UDB06_F0_F1 0x4000688cu\r
1948 #define CYREG_B0_UDB07_F0_F1 0x4000688eu\r
1949 #define CYREG_B0_UDB08_F0_F1 0x40006890u\r
1950 #define CYREG_B0_UDB09_F0_F1 0x40006892u\r
1951 #define CYREG_B0_UDB10_F0_F1 0x40006894u\r
1952 #define CYREG_B0_UDB11_F0_F1 0x40006896u\r
1953 #define CYREG_B0_UDB12_F0_F1 0x40006898u\r
1954 #define CYREG_B0_UDB13_F0_F1 0x4000689au\r
1955 #define CYREG_B0_UDB14_F0_F1 0x4000689cu\r
1956 #define CYREG_B0_UDB15_F0_F1 0x4000689eu\r
1957 #define CYREG_B0_UDB00_ST_CTL 0x400068c0u\r
1958 #define CYREG_B0_UDB01_ST_CTL 0x400068c2u\r
1959 #define CYREG_B0_UDB02_ST_CTL 0x400068c4u\r
1960 #define CYREG_B0_UDB03_ST_CTL 0x400068c6u\r
1961 #define CYREG_B0_UDB04_ST_CTL 0x400068c8u\r
1962 #define CYREG_B0_UDB05_ST_CTL 0x400068cau\r
1963 #define CYREG_B0_UDB06_ST_CTL 0x400068ccu\r
1964 #define CYREG_B0_UDB07_ST_CTL 0x400068ceu\r
1965 #define CYREG_B0_UDB08_ST_CTL 0x400068d0u\r
1966 #define CYREG_B0_UDB09_ST_CTL 0x400068d2u\r
1967 #define CYREG_B0_UDB10_ST_CTL 0x400068d4u\r
1968 #define CYREG_B0_UDB11_ST_CTL 0x400068d6u\r
1969 #define CYREG_B0_UDB12_ST_CTL 0x400068d8u\r
1970 #define CYREG_B0_UDB13_ST_CTL 0x400068dau\r
1971 #define CYREG_B0_UDB14_ST_CTL 0x400068dcu\r
1972 #define CYREG_B0_UDB15_ST_CTL 0x400068deu\r
1973 #define CYREG_B0_UDB00_MSK_ACTL 0x40006900u\r
1974 #define CYREG_B0_UDB01_MSK_ACTL 0x40006902u\r
1975 #define CYREG_B0_UDB02_MSK_ACTL 0x40006904u\r
1976 #define CYREG_B0_UDB03_MSK_ACTL 0x40006906u\r
1977 #define CYREG_B0_UDB04_MSK_ACTL 0x40006908u\r
1978 #define CYREG_B0_UDB05_MSK_ACTL 0x4000690au\r
1979 #define CYREG_B0_UDB06_MSK_ACTL 0x4000690cu\r
1980 #define CYREG_B0_UDB07_MSK_ACTL 0x4000690eu\r
1981 #define CYREG_B0_UDB08_MSK_ACTL 0x40006910u\r
1982 #define CYREG_B0_UDB09_MSK_ACTL 0x40006912u\r
1983 #define CYREG_B0_UDB10_MSK_ACTL 0x40006914u\r
1984 #define CYREG_B0_UDB11_MSK_ACTL 0x40006916u\r
1985 #define CYREG_B0_UDB12_MSK_ACTL 0x40006918u\r
1986 #define CYREG_B0_UDB13_MSK_ACTL 0x4000691au\r
1987 #define CYREG_B0_UDB14_MSK_ACTL 0x4000691cu\r
1988 #define CYREG_B0_UDB15_MSK_ACTL 0x4000691eu\r
1989 #define CYREG_B0_UDB00_MC_00 0x40006940u\r
1990 #define CYREG_B0_UDB01_MC_00 0x40006942u\r
1991 #define CYREG_B0_UDB02_MC_00 0x40006944u\r
1992 #define CYREG_B0_UDB03_MC_00 0x40006946u\r
1993 #define CYREG_B0_UDB04_MC_00 0x40006948u\r
1994 #define CYREG_B0_UDB05_MC_00 0x4000694au\r
1995 #define CYREG_B0_UDB06_MC_00 0x4000694cu\r
1996 #define CYREG_B0_UDB07_MC_00 0x4000694eu\r
1997 #define CYREG_B0_UDB08_MC_00 0x40006950u\r
1998 #define CYREG_B0_UDB09_MC_00 0x40006952u\r
1999 #define CYREG_B0_UDB10_MC_00 0x40006954u\r
2000 #define CYREG_B0_UDB11_MC_00 0x40006956u\r
2001 #define CYREG_B0_UDB12_MC_00 0x40006958u\r
2002 #define CYREG_B0_UDB13_MC_00 0x4000695au\r
2003 #define CYREG_B0_UDB14_MC_00 0x4000695cu\r
2004 #define CYREG_B0_UDB15_MC_00 0x4000695eu\r
2005 #define CYDEV_UWRK_UWRK16_CAT_B1_BASE 0x40006a00u\r
2006 #define CYDEV_UWRK_UWRK16_CAT_B1_SIZE 0x00000160u\r
2007 #define CYREG_B1_UDB04_A0_A1 0x40006a08u\r
2008 #define CYREG_B1_UDB05_A0_A1 0x40006a0au\r
2009 #define CYREG_B1_UDB06_A0_A1 0x40006a0cu\r
2010 #define CYREG_B1_UDB07_A0_A1 0x40006a0eu\r
2011 #define CYREG_B1_UDB08_A0_A1 0x40006a10u\r
2012 #define CYREG_B1_UDB09_A0_A1 0x40006a12u\r
2013 #define CYREG_B1_UDB10_A0_A1 0x40006a14u\r
2014 #define CYREG_B1_UDB11_A0_A1 0x40006a16u\r
2015 #define CYREG_B1_UDB04_D0_D1 0x40006a48u\r
2016 #define CYREG_B1_UDB05_D0_D1 0x40006a4au\r
2017 #define CYREG_B1_UDB06_D0_D1 0x40006a4cu\r
2018 #define CYREG_B1_UDB07_D0_D1 0x40006a4eu\r
2019 #define CYREG_B1_UDB08_D0_D1 0x40006a50u\r
2020 #define CYREG_B1_UDB09_D0_D1 0x40006a52u\r
2021 #define CYREG_B1_UDB10_D0_D1 0x40006a54u\r
2022 #define CYREG_B1_UDB11_D0_D1 0x40006a56u\r
2023 #define CYREG_B1_UDB04_F0_F1 0x40006a88u\r
2024 #define CYREG_B1_UDB05_F0_F1 0x40006a8au\r
2025 #define CYREG_B1_UDB06_F0_F1 0x40006a8cu\r
2026 #define CYREG_B1_UDB07_F0_F1 0x40006a8eu\r
2027 #define CYREG_B1_UDB08_F0_F1 0x40006a90u\r
2028 #define CYREG_B1_UDB09_F0_F1 0x40006a92u\r
2029 #define CYREG_B1_UDB10_F0_F1 0x40006a94u\r
2030 #define CYREG_B1_UDB11_F0_F1 0x40006a96u\r
2031 #define CYREG_B1_UDB04_ST_CTL 0x40006ac8u\r
2032 #define CYREG_B1_UDB05_ST_CTL 0x40006acau\r
2033 #define CYREG_B1_UDB06_ST_CTL 0x40006accu\r
2034 #define CYREG_B1_UDB07_ST_CTL 0x40006aceu\r
2035 #define CYREG_B1_UDB08_ST_CTL 0x40006ad0u\r
2036 #define CYREG_B1_UDB09_ST_CTL 0x40006ad2u\r
2037 #define CYREG_B1_UDB10_ST_CTL 0x40006ad4u\r
2038 #define CYREG_B1_UDB11_ST_CTL 0x40006ad6u\r
2039 #define CYREG_B1_UDB04_MSK_ACTL 0x40006b08u\r
2040 #define CYREG_B1_UDB05_MSK_ACTL 0x40006b0au\r
2041 #define CYREG_B1_UDB06_MSK_ACTL 0x40006b0cu\r
2042 #define CYREG_B1_UDB07_MSK_ACTL 0x40006b0eu\r
2043 #define CYREG_B1_UDB08_MSK_ACTL 0x40006b10u\r
2044 #define CYREG_B1_UDB09_MSK_ACTL 0x40006b12u\r
2045 #define CYREG_B1_UDB10_MSK_ACTL 0x40006b14u\r
2046 #define CYREG_B1_UDB11_MSK_ACTL 0x40006b16u\r
2047 #define CYREG_B1_UDB04_MC_00 0x40006b48u\r
2048 #define CYREG_B1_UDB05_MC_00 0x40006b4au\r
2049 #define CYREG_B1_UDB06_MC_00 0x40006b4cu\r
2050 #define CYREG_B1_UDB07_MC_00 0x40006b4eu\r
2051 #define CYREG_B1_UDB08_MC_00 0x40006b50u\r
2052 #define CYREG_B1_UDB09_MC_00 0x40006b52u\r
2053 #define CYREG_B1_UDB10_MC_00 0x40006b54u\r
2054 #define CYREG_B1_UDB11_MC_00 0x40006b56u\r
2055 #define CYDEV_UWRK_UWRK16_DEF_BASE 0x40006800u\r
2056 #define CYDEV_UWRK_UWRK16_DEF_SIZE 0x0000075eu\r
2057 #define CYDEV_UWRK_UWRK16_DEF_B0_BASE 0x40006800u\r
2058 #define CYDEV_UWRK_UWRK16_DEF_B0_SIZE 0x0000015eu\r
2059 #define CYREG_B0_UDB00_01_A0 0x40006800u\r
2060 #define CYREG_B0_UDB01_02_A0 0x40006802u\r
2061 #define CYREG_B0_UDB02_03_A0 0x40006804u\r
2062 #define CYREG_B0_UDB03_04_A0 0x40006806u\r
2063 #define CYREG_B0_UDB04_05_A0 0x40006808u\r
2064 #define CYREG_B0_UDB05_06_A0 0x4000680au\r
2065 #define CYREG_B0_UDB06_07_A0 0x4000680cu\r
2066 #define CYREG_B0_UDB07_08_A0 0x4000680eu\r
2067 #define CYREG_B0_UDB08_09_A0 0x40006810u\r
2068 #define CYREG_B0_UDB09_10_A0 0x40006812u\r
2069 #define CYREG_B0_UDB10_11_A0 0x40006814u\r
2070 #define CYREG_B0_UDB11_12_A0 0x40006816u\r
2071 #define CYREG_B0_UDB12_13_A0 0x40006818u\r
2072 #define CYREG_B0_UDB13_14_A0 0x4000681au\r
2073 #define CYREG_B0_UDB14_15_A0 0x4000681cu\r
2074 #define CYREG_B0_UDB00_01_A1 0x40006820u\r
2075 #define CYREG_B0_UDB01_02_A1 0x40006822u\r
2076 #define CYREG_B0_UDB02_03_A1 0x40006824u\r
2077 #define CYREG_B0_UDB03_04_A1 0x40006826u\r
2078 #define CYREG_B0_UDB04_05_A1 0x40006828u\r
2079 #define CYREG_B0_UDB05_06_A1 0x4000682au\r
2080 #define CYREG_B0_UDB06_07_A1 0x4000682cu\r
2081 #define CYREG_B0_UDB07_08_A1 0x4000682eu\r
2082 #define CYREG_B0_UDB08_09_A1 0x40006830u\r
2083 #define CYREG_B0_UDB09_10_A1 0x40006832u\r
2084 #define CYREG_B0_UDB10_11_A1 0x40006834u\r
2085 #define CYREG_B0_UDB11_12_A1 0x40006836u\r
2086 #define CYREG_B0_UDB12_13_A1 0x40006838u\r
2087 #define CYREG_B0_UDB13_14_A1 0x4000683au\r
2088 #define CYREG_B0_UDB14_15_A1 0x4000683cu\r
2089 #define CYREG_B0_UDB00_01_D0 0x40006840u\r
2090 #define CYREG_B0_UDB01_02_D0 0x40006842u\r
2091 #define CYREG_B0_UDB02_03_D0 0x40006844u\r
2092 #define CYREG_B0_UDB03_04_D0 0x40006846u\r
2093 #define CYREG_B0_UDB04_05_D0 0x40006848u\r
2094 #define CYREG_B0_UDB05_06_D0 0x4000684au\r
2095 #define CYREG_B0_UDB06_07_D0 0x4000684cu\r
2096 #define CYREG_B0_UDB07_08_D0 0x4000684eu\r
2097 #define CYREG_B0_UDB08_09_D0 0x40006850u\r
2098 #define CYREG_B0_UDB09_10_D0 0x40006852u\r
2099 #define CYREG_B0_UDB10_11_D0 0x40006854u\r
2100 #define CYREG_B0_UDB11_12_D0 0x40006856u\r
2101 #define CYREG_B0_UDB12_13_D0 0x40006858u\r
2102 #define CYREG_B0_UDB13_14_D0 0x4000685au\r
2103 #define CYREG_B0_UDB14_15_D0 0x4000685cu\r
2104 #define CYREG_B0_UDB00_01_D1 0x40006860u\r
2105 #define CYREG_B0_UDB01_02_D1 0x40006862u\r
2106 #define CYREG_B0_UDB02_03_D1 0x40006864u\r
2107 #define CYREG_B0_UDB03_04_D1 0x40006866u\r
2108 #define CYREG_B0_UDB04_05_D1 0x40006868u\r
2109 #define CYREG_B0_UDB05_06_D1 0x4000686au\r
2110 #define CYREG_B0_UDB06_07_D1 0x4000686cu\r
2111 #define CYREG_B0_UDB07_08_D1 0x4000686eu\r
2112 #define CYREG_B0_UDB08_09_D1 0x40006870u\r
2113 #define CYREG_B0_UDB09_10_D1 0x40006872u\r
2114 #define CYREG_B0_UDB10_11_D1 0x40006874u\r
2115 #define CYREG_B0_UDB11_12_D1 0x40006876u\r
2116 #define CYREG_B0_UDB12_13_D1 0x40006878u\r
2117 #define CYREG_B0_UDB13_14_D1 0x4000687au\r
2118 #define CYREG_B0_UDB14_15_D1 0x4000687cu\r
2119 #define CYREG_B0_UDB00_01_F0 0x40006880u\r
2120 #define CYREG_B0_UDB01_02_F0 0x40006882u\r
2121 #define CYREG_B0_UDB02_03_F0 0x40006884u\r
2122 #define CYREG_B0_UDB03_04_F0 0x40006886u\r
2123 #define CYREG_B0_UDB04_05_F0 0x40006888u\r
2124 #define CYREG_B0_UDB05_06_F0 0x4000688au\r
2125 #define CYREG_B0_UDB06_07_F0 0x4000688cu\r
2126 #define CYREG_B0_UDB07_08_F0 0x4000688eu\r
2127 #define CYREG_B0_UDB08_09_F0 0x40006890u\r
2128 #define CYREG_B0_UDB09_10_F0 0x40006892u\r
2129 #define CYREG_B0_UDB10_11_F0 0x40006894u\r
2130 #define CYREG_B0_UDB11_12_F0 0x40006896u\r
2131 #define CYREG_B0_UDB12_13_F0 0x40006898u\r
2132 #define CYREG_B0_UDB13_14_F0 0x4000689au\r
2133 #define CYREG_B0_UDB14_15_F0 0x4000689cu\r
2134 #define CYREG_B0_UDB00_01_F1 0x400068a0u\r
2135 #define CYREG_B0_UDB01_02_F1 0x400068a2u\r
2136 #define CYREG_B0_UDB02_03_F1 0x400068a4u\r
2137 #define CYREG_B0_UDB03_04_F1 0x400068a6u\r
2138 #define CYREG_B0_UDB04_05_F1 0x400068a8u\r
2139 #define CYREG_B0_UDB05_06_F1 0x400068aau\r
2140 #define CYREG_B0_UDB06_07_F1 0x400068acu\r
2141 #define CYREG_B0_UDB07_08_F1 0x400068aeu\r
2142 #define CYREG_B0_UDB08_09_F1 0x400068b0u\r
2143 #define CYREG_B0_UDB09_10_F1 0x400068b2u\r
2144 #define CYREG_B0_UDB10_11_F1 0x400068b4u\r
2145 #define CYREG_B0_UDB11_12_F1 0x400068b6u\r
2146 #define CYREG_B0_UDB12_13_F1 0x400068b8u\r
2147 #define CYREG_B0_UDB13_14_F1 0x400068bau\r
2148 #define CYREG_B0_UDB14_15_F1 0x400068bcu\r
2149 #define CYREG_B0_UDB00_01_ST 0x400068c0u\r
2150 #define CYREG_B0_UDB01_02_ST 0x400068c2u\r
2151 #define CYREG_B0_UDB02_03_ST 0x400068c4u\r
2152 #define CYREG_B0_UDB03_04_ST 0x400068c6u\r
2153 #define CYREG_B0_UDB04_05_ST 0x400068c8u\r
2154 #define CYREG_B0_UDB05_06_ST 0x400068cau\r
2155 #define CYREG_B0_UDB06_07_ST 0x400068ccu\r
2156 #define CYREG_B0_UDB07_08_ST 0x400068ceu\r
2157 #define CYREG_B0_UDB08_09_ST 0x400068d0u\r
2158 #define CYREG_B0_UDB09_10_ST 0x400068d2u\r
2159 #define CYREG_B0_UDB10_11_ST 0x400068d4u\r
2160 #define CYREG_B0_UDB11_12_ST 0x400068d6u\r
2161 #define CYREG_B0_UDB12_13_ST 0x400068d8u\r
2162 #define CYREG_B0_UDB13_14_ST 0x400068dau\r
2163 #define CYREG_B0_UDB14_15_ST 0x400068dcu\r
2164 #define CYREG_B0_UDB00_01_CTL 0x400068e0u\r
2165 #define CYREG_B0_UDB01_02_CTL 0x400068e2u\r
2166 #define CYREG_B0_UDB02_03_CTL 0x400068e4u\r
2167 #define CYREG_B0_UDB03_04_CTL 0x400068e6u\r
2168 #define CYREG_B0_UDB04_05_CTL 0x400068e8u\r
2169 #define CYREG_B0_UDB05_06_CTL 0x400068eau\r
2170 #define CYREG_B0_UDB06_07_CTL 0x400068ecu\r
2171 #define CYREG_B0_UDB07_08_CTL 0x400068eeu\r
2172 #define CYREG_B0_UDB08_09_CTL 0x400068f0u\r
2173 #define CYREG_B0_UDB09_10_CTL 0x400068f2u\r
2174 #define CYREG_B0_UDB10_11_CTL 0x400068f4u\r
2175 #define CYREG_B0_UDB11_12_CTL 0x400068f6u\r
2176 #define CYREG_B0_UDB12_13_CTL 0x400068f8u\r
2177 #define CYREG_B0_UDB13_14_CTL 0x400068fau\r
2178 #define CYREG_B0_UDB14_15_CTL 0x400068fcu\r
2179 #define CYREG_B0_UDB00_01_MSK 0x40006900u\r
2180 #define CYREG_B0_UDB01_02_MSK 0x40006902u\r
2181 #define CYREG_B0_UDB02_03_MSK 0x40006904u\r
2182 #define CYREG_B0_UDB03_04_MSK 0x40006906u\r
2183 #define CYREG_B0_UDB04_05_MSK 0x40006908u\r
2184 #define CYREG_B0_UDB05_06_MSK 0x4000690au\r
2185 #define CYREG_B0_UDB06_07_MSK 0x4000690cu\r
2186 #define CYREG_B0_UDB07_08_MSK 0x4000690eu\r
2187 #define CYREG_B0_UDB08_09_MSK 0x40006910u\r
2188 #define CYREG_B0_UDB09_10_MSK 0x40006912u\r
2189 #define CYREG_B0_UDB10_11_MSK 0x40006914u\r
2190 #define CYREG_B0_UDB11_12_MSK 0x40006916u\r
2191 #define CYREG_B0_UDB12_13_MSK 0x40006918u\r
2192 #define CYREG_B0_UDB13_14_MSK 0x4000691au\r
2193 #define CYREG_B0_UDB14_15_MSK 0x4000691cu\r
2194 #define CYREG_B0_UDB00_01_ACTL 0x40006920u\r
2195 #define CYREG_B0_UDB01_02_ACTL 0x40006922u\r
2196 #define CYREG_B0_UDB02_03_ACTL 0x40006924u\r
2197 #define CYREG_B0_UDB03_04_ACTL 0x40006926u\r
2198 #define CYREG_B0_UDB04_05_ACTL 0x40006928u\r
2199 #define CYREG_B0_UDB05_06_ACTL 0x4000692au\r
2200 #define CYREG_B0_UDB06_07_ACTL 0x4000692cu\r
2201 #define CYREG_B0_UDB07_08_ACTL 0x4000692eu\r
2202 #define CYREG_B0_UDB08_09_ACTL 0x40006930u\r
2203 #define CYREG_B0_UDB09_10_ACTL 0x40006932u\r
2204 #define CYREG_B0_UDB10_11_ACTL 0x40006934u\r
2205 #define CYREG_B0_UDB11_12_ACTL 0x40006936u\r
2206 #define CYREG_B0_UDB12_13_ACTL 0x40006938u\r
2207 #define CYREG_B0_UDB13_14_ACTL 0x4000693au\r
2208 #define CYREG_B0_UDB14_15_ACTL 0x4000693cu\r
2209 #define CYREG_B0_UDB00_01_MC 0x40006940u\r
2210 #define CYREG_B0_UDB01_02_MC 0x40006942u\r
2211 #define CYREG_B0_UDB02_03_MC 0x40006944u\r
2212 #define CYREG_B0_UDB03_04_MC 0x40006946u\r
2213 #define CYREG_B0_UDB04_05_MC 0x40006948u\r
2214 #define CYREG_B0_UDB05_06_MC 0x4000694au\r
2215 #define CYREG_B0_UDB06_07_MC 0x4000694cu\r
2216 #define CYREG_B0_UDB07_08_MC 0x4000694eu\r
2217 #define CYREG_B0_UDB08_09_MC 0x40006950u\r
2218 #define CYREG_B0_UDB09_10_MC 0x40006952u\r
2219 #define CYREG_B0_UDB10_11_MC 0x40006954u\r
2220 #define CYREG_B0_UDB11_12_MC 0x40006956u\r
2221 #define CYREG_B0_UDB12_13_MC 0x40006958u\r
2222 #define CYREG_B0_UDB13_14_MC 0x4000695au\r
2223 #define CYREG_B0_UDB14_15_MC 0x4000695cu\r
2224 #define CYDEV_UWRK_UWRK16_DEF_B1_BASE 0x40006a00u\r
2225 #define CYDEV_UWRK_UWRK16_DEF_B1_SIZE 0x0000015eu\r
2226 #define CYREG_B1_UDB04_05_A0 0x40006a08u\r
2227 #define CYREG_B1_UDB05_06_A0 0x40006a0au\r
2228 #define CYREG_B1_UDB06_07_A0 0x40006a0cu\r
2229 #define CYREG_B1_UDB07_08_A0 0x40006a0eu\r
2230 #define CYREG_B1_UDB08_09_A0 0x40006a10u\r
2231 #define CYREG_B1_UDB09_10_A0 0x40006a12u\r
2232 #define CYREG_B1_UDB10_11_A0 0x40006a14u\r
2233 #define CYREG_B1_UDB11_12_A0 0x40006a16u\r
2234 #define CYREG_B1_UDB04_05_A1 0x40006a28u\r
2235 #define CYREG_B1_UDB05_06_A1 0x40006a2au\r
2236 #define CYREG_B1_UDB06_07_A1 0x40006a2cu\r
2237 #define CYREG_B1_UDB07_08_A1 0x40006a2eu\r
2238 #define CYREG_B1_UDB08_09_A1 0x40006a30u\r
2239 #define CYREG_B1_UDB09_10_A1 0x40006a32u\r
2240 #define CYREG_B1_UDB10_11_A1 0x40006a34u\r
2241 #define CYREG_B1_UDB11_12_A1 0x40006a36u\r
2242 #define CYREG_B1_UDB04_05_D0 0x40006a48u\r
2243 #define CYREG_B1_UDB05_06_D0 0x40006a4au\r
2244 #define CYREG_B1_UDB06_07_D0 0x40006a4cu\r
2245 #define CYREG_B1_UDB07_08_D0 0x40006a4eu\r
2246 #define CYREG_B1_UDB08_09_D0 0x40006a50u\r
2247 #define CYREG_B1_UDB09_10_D0 0x40006a52u\r
2248 #define CYREG_B1_UDB10_11_D0 0x40006a54u\r
2249 #define CYREG_B1_UDB11_12_D0 0x40006a56u\r
2250 #define CYREG_B1_UDB04_05_D1 0x40006a68u\r
2251 #define CYREG_B1_UDB05_06_D1 0x40006a6au\r
2252 #define CYREG_B1_UDB06_07_D1 0x40006a6cu\r
2253 #define CYREG_B1_UDB07_08_D1 0x40006a6eu\r
2254 #define CYREG_B1_UDB08_09_D1 0x40006a70u\r
2255 #define CYREG_B1_UDB09_10_D1 0x40006a72u\r
2256 #define CYREG_B1_UDB10_11_D1 0x40006a74u\r
2257 #define CYREG_B1_UDB11_12_D1 0x40006a76u\r
2258 #define CYREG_B1_UDB04_05_F0 0x40006a88u\r
2259 #define CYREG_B1_UDB05_06_F0 0x40006a8au\r
2260 #define CYREG_B1_UDB06_07_F0 0x40006a8cu\r
2261 #define CYREG_B1_UDB07_08_F0 0x40006a8eu\r
2262 #define CYREG_B1_UDB08_09_F0 0x40006a90u\r
2263 #define CYREG_B1_UDB09_10_F0 0x40006a92u\r
2264 #define CYREG_B1_UDB10_11_F0 0x40006a94u\r
2265 #define CYREG_B1_UDB11_12_F0 0x40006a96u\r
2266 #define CYREG_B1_UDB04_05_F1 0x40006aa8u\r
2267 #define CYREG_B1_UDB05_06_F1 0x40006aaau\r
2268 #define CYREG_B1_UDB06_07_F1 0x40006aacu\r
2269 #define CYREG_B1_UDB07_08_F1 0x40006aaeu\r
2270 #define CYREG_B1_UDB08_09_F1 0x40006ab0u\r
2271 #define CYREG_B1_UDB09_10_F1 0x40006ab2u\r
2272 #define CYREG_B1_UDB10_11_F1 0x40006ab4u\r
2273 #define CYREG_B1_UDB11_12_F1 0x40006ab6u\r
2274 #define CYREG_B1_UDB04_05_ST 0x40006ac8u\r
2275 #define CYREG_B1_UDB05_06_ST 0x40006acau\r
2276 #define CYREG_B1_UDB06_07_ST 0x40006accu\r
2277 #define CYREG_B1_UDB07_08_ST 0x40006aceu\r
2278 #define CYREG_B1_UDB08_09_ST 0x40006ad0u\r
2279 #define CYREG_B1_UDB09_10_ST 0x40006ad2u\r
2280 #define CYREG_B1_UDB10_11_ST 0x40006ad4u\r
2281 #define CYREG_B1_UDB11_12_ST 0x40006ad6u\r
2282 #define CYREG_B1_UDB04_05_CTL 0x40006ae8u\r
2283 #define CYREG_B1_UDB05_06_CTL 0x40006aeau\r
2284 #define CYREG_B1_UDB06_07_CTL 0x40006aecu\r
2285 #define CYREG_B1_UDB07_08_CTL 0x40006aeeu\r
2286 #define CYREG_B1_UDB08_09_CTL 0x40006af0u\r
2287 #define CYREG_B1_UDB09_10_CTL 0x40006af2u\r
2288 #define CYREG_B1_UDB10_11_CTL 0x40006af4u\r
2289 #define CYREG_B1_UDB11_12_CTL 0x40006af6u\r
2290 #define CYREG_B1_UDB04_05_MSK 0x40006b08u\r
2291 #define CYREG_B1_UDB05_06_MSK 0x40006b0au\r
2292 #define CYREG_B1_UDB06_07_MSK 0x40006b0cu\r
2293 #define CYREG_B1_UDB07_08_MSK 0x40006b0eu\r
2294 #define CYREG_B1_UDB08_09_MSK 0x40006b10u\r
2295 #define CYREG_B1_UDB09_10_MSK 0x40006b12u\r
2296 #define CYREG_B1_UDB10_11_MSK 0x40006b14u\r
2297 #define CYREG_B1_UDB11_12_MSK 0x40006b16u\r
2298 #define CYREG_B1_UDB04_05_ACTL 0x40006b28u\r
2299 #define CYREG_B1_UDB05_06_ACTL 0x40006b2au\r
2300 #define CYREG_B1_UDB06_07_ACTL 0x40006b2cu\r
2301 #define CYREG_B1_UDB07_08_ACTL 0x40006b2eu\r
2302 #define CYREG_B1_UDB08_09_ACTL 0x40006b30u\r
2303 #define CYREG_B1_UDB09_10_ACTL 0x40006b32u\r
2304 #define CYREG_B1_UDB10_11_ACTL 0x40006b34u\r
2305 #define CYREG_B1_UDB11_12_ACTL 0x40006b36u\r
2306 #define CYREG_B1_UDB04_05_MC 0x40006b48u\r
2307 #define CYREG_B1_UDB05_06_MC 0x40006b4au\r
2308 #define CYREG_B1_UDB06_07_MC 0x40006b4cu\r
2309 #define CYREG_B1_UDB07_08_MC 0x40006b4eu\r
2310 #define CYREG_B1_UDB08_09_MC 0x40006b50u\r
2311 #define CYREG_B1_UDB09_10_MC 0x40006b52u\r
2312 #define CYREG_B1_UDB10_11_MC 0x40006b54u\r
2313 #define CYREG_B1_UDB11_12_MC 0x40006b56u\r
2314 #define CYDEV_PHUB_BASE 0x40007000u\r
2315 #define CYDEV_PHUB_SIZE 0x00000c00u\r
2316 #define CYREG_PHUB_CFG 0x40007000u\r
2317 #define CYREG_PHUB_ERR 0x40007004u\r
2318 #define CYREG_PHUB_ERR_ADR 0x40007008u\r
2319 #define CYDEV_PHUB_CH0_BASE 0x40007010u\r
2320 #define CYDEV_PHUB_CH0_SIZE 0x0000000cu\r
2321 #define CYREG_PHUB_CH0_BASIC_CFG 0x40007010u\r
2322 #define CYREG_PHUB_CH0_ACTION 0x40007014u\r
2323 #define CYREG_PHUB_CH0_BASIC_STATUS 0x40007018u\r
2324 #define CYDEV_PHUB_CH1_BASE 0x40007020u\r
2325 #define CYDEV_PHUB_CH1_SIZE 0x0000000cu\r
2326 #define CYREG_PHUB_CH1_BASIC_CFG 0x40007020u\r
2327 #define CYREG_PHUB_CH1_ACTION 0x40007024u\r
2328 #define CYREG_PHUB_CH1_BASIC_STATUS 0x40007028u\r
2329 #define CYDEV_PHUB_CH2_BASE 0x40007030u\r
2330 #define CYDEV_PHUB_CH2_SIZE 0x0000000cu\r
2331 #define CYREG_PHUB_CH2_BASIC_CFG 0x40007030u\r
2332 #define CYREG_PHUB_CH2_ACTION 0x40007034u\r
2333 #define CYREG_PHUB_CH2_BASIC_STATUS 0x40007038u\r
2334 #define CYDEV_PHUB_CH3_BASE 0x40007040u\r
2335 #define CYDEV_PHUB_CH3_SIZE 0x0000000cu\r
2336 #define CYREG_PHUB_CH3_BASIC_CFG 0x40007040u\r
2337 #define CYREG_PHUB_CH3_ACTION 0x40007044u\r
2338 #define CYREG_PHUB_CH3_BASIC_STATUS 0x40007048u\r
2339 #define CYDEV_PHUB_CH4_BASE 0x40007050u\r
2340 #define CYDEV_PHUB_CH4_SIZE 0x0000000cu\r
2341 #define CYREG_PHUB_CH4_BASIC_CFG 0x40007050u\r
2342 #define CYREG_PHUB_CH4_ACTION 0x40007054u\r
2343 #define CYREG_PHUB_CH4_BASIC_STATUS 0x40007058u\r
2344 #define CYDEV_PHUB_CH5_BASE 0x40007060u\r
2345 #define CYDEV_PHUB_CH5_SIZE 0x0000000cu\r
2346 #define CYREG_PHUB_CH5_BASIC_CFG 0x40007060u\r
2347 #define CYREG_PHUB_CH5_ACTION 0x40007064u\r
2348 #define CYREG_PHUB_CH5_BASIC_STATUS 0x40007068u\r
2349 #define CYDEV_PHUB_CH6_BASE 0x40007070u\r
2350 #define CYDEV_PHUB_CH6_SIZE 0x0000000cu\r
2351 #define CYREG_PHUB_CH6_BASIC_CFG 0x40007070u\r
2352 #define CYREG_PHUB_CH6_ACTION 0x40007074u\r
2353 #define CYREG_PHUB_CH6_BASIC_STATUS 0x40007078u\r
2354 #define CYDEV_PHUB_CH7_BASE 0x40007080u\r
2355 #define CYDEV_PHUB_CH7_SIZE 0x0000000cu\r
2356 #define CYREG_PHUB_CH7_BASIC_CFG 0x40007080u\r
2357 #define CYREG_PHUB_CH7_ACTION 0x40007084u\r
2358 #define CYREG_PHUB_CH7_BASIC_STATUS 0x40007088u\r
2359 #define CYDEV_PHUB_CH8_BASE 0x40007090u\r
2360 #define CYDEV_PHUB_CH8_SIZE 0x0000000cu\r
2361 #define CYREG_PHUB_CH8_BASIC_CFG 0x40007090u\r
2362 #define CYREG_PHUB_CH8_ACTION 0x40007094u\r
2363 #define CYREG_PHUB_CH8_BASIC_STATUS 0x40007098u\r
2364 #define CYDEV_PHUB_CH9_BASE 0x400070a0u\r
2365 #define CYDEV_PHUB_CH9_SIZE 0x0000000cu\r
2366 #define CYREG_PHUB_CH9_BASIC_CFG 0x400070a0u\r
2367 #define CYREG_PHUB_CH9_ACTION 0x400070a4u\r
2368 #define CYREG_PHUB_CH9_BASIC_STATUS 0x400070a8u\r
2369 #define CYDEV_PHUB_CH10_BASE 0x400070b0u\r
2370 #define CYDEV_PHUB_CH10_SIZE 0x0000000cu\r
2371 #define CYREG_PHUB_CH10_BASIC_CFG 0x400070b0u\r
2372 #define CYREG_PHUB_CH10_ACTION 0x400070b4u\r
2373 #define CYREG_PHUB_CH10_BASIC_STATUS 0x400070b8u\r
2374 #define CYDEV_PHUB_CH11_BASE 0x400070c0u\r
2375 #define CYDEV_PHUB_CH11_SIZE 0x0000000cu\r
2376 #define CYREG_PHUB_CH11_BASIC_CFG 0x400070c0u\r
2377 #define CYREG_PHUB_CH11_ACTION 0x400070c4u\r
2378 #define CYREG_PHUB_CH11_BASIC_STATUS 0x400070c8u\r
2379 #define CYDEV_PHUB_CH12_BASE 0x400070d0u\r
2380 #define CYDEV_PHUB_CH12_SIZE 0x0000000cu\r
2381 #define CYREG_PHUB_CH12_BASIC_CFG 0x400070d0u\r
2382 #define CYREG_PHUB_CH12_ACTION 0x400070d4u\r
2383 #define CYREG_PHUB_CH12_BASIC_STATUS 0x400070d8u\r
2384 #define CYDEV_PHUB_CH13_BASE 0x400070e0u\r
2385 #define CYDEV_PHUB_CH13_SIZE 0x0000000cu\r
2386 #define CYREG_PHUB_CH13_BASIC_CFG 0x400070e0u\r
2387 #define CYREG_PHUB_CH13_ACTION 0x400070e4u\r
2388 #define CYREG_PHUB_CH13_BASIC_STATUS 0x400070e8u\r
2389 #define CYDEV_PHUB_CH14_BASE 0x400070f0u\r
2390 #define CYDEV_PHUB_CH14_SIZE 0x0000000cu\r
2391 #define CYREG_PHUB_CH14_BASIC_CFG 0x400070f0u\r
2392 #define CYREG_PHUB_CH14_ACTION 0x400070f4u\r
2393 #define CYREG_PHUB_CH14_BASIC_STATUS 0x400070f8u\r
2394 #define CYDEV_PHUB_CH15_BASE 0x40007100u\r
2395 #define CYDEV_PHUB_CH15_SIZE 0x0000000cu\r
2396 #define CYREG_PHUB_CH15_BASIC_CFG 0x40007100u\r
2397 #define CYREG_PHUB_CH15_ACTION 0x40007104u\r
2398 #define CYREG_PHUB_CH15_BASIC_STATUS 0x40007108u\r
2399 #define CYDEV_PHUB_CH16_BASE 0x40007110u\r
2400 #define CYDEV_PHUB_CH16_SIZE 0x0000000cu\r
2401 #define CYREG_PHUB_CH16_BASIC_CFG 0x40007110u\r
2402 #define CYREG_PHUB_CH16_ACTION 0x40007114u\r
2403 #define CYREG_PHUB_CH16_BASIC_STATUS 0x40007118u\r
2404 #define CYDEV_PHUB_CH17_BASE 0x40007120u\r
2405 #define CYDEV_PHUB_CH17_SIZE 0x0000000cu\r
2406 #define CYREG_PHUB_CH17_BASIC_CFG 0x40007120u\r
2407 #define CYREG_PHUB_CH17_ACTION 0x40007124u\r
2408 #define CYREG_PHUB_CH17_BASIC_STATUS 0x40007128u\r
2409 #define CYDEV_PHUB_CH18_BASE 0x40007130u\r
2410 #define CYDEV_PHUB_CH18_SIZE 0x0000000cu\r
2411 #define CYREG_PHUB_CH18_BASIC_CFG 0x40007130u\r
2412 #define CYREG_PHUB_CH18_ACTION 0x40007134u\r
2413 #define CYREG_PHUB_CH18_BASIC_STATUS 0x40007138u\r
2414 #define CYDEV_PHUB_CH19_BASE 0x40007140u\r
2415 #define CYDEV_PHUB_CH19_SIZE 0x0000000cu\r
2416 #define CYREG_PHUB_CH19_BASIC_CFG 0x40007140u\r
2417 #define CYREG_PHUB_CH19_ACTION 0x40007144u\r
2418 #define CYREG_PHUB_CH19_BASIC_STATUS 0x40007148u\r
2419 #define CYDEV_PHUB_CH20_BASE 0x40007150u\r
2420 #define CYDEV_PHUB_CH20_SIZE 0x0000000cu\r
2421 #define CYREG_PHUB_CH20_BASIC_CFG 0x40007150u\r
2422 #define CYREG_PHUB_CH20_ACTION 0x40007154u\r
2423 #define CYREG_PHUB_CH20_BASIC_STATUS 0x40007158u\r
2424 #define CYDEV_PHUB_CH21_BASE 0x40007160u\r
2425 #define CYDEV_PHUB_CH21_SIZE 0x0000000cu\r
2426 #define CYREG_PHUB_CH21_BASIC_CFG 0x40007160u\r
2427 #define CYREG_PHUB_CH21_ACTION 0x40007164u\r
2428 #define CYREG_PHUB_CH21_BASIC_STATUS 0x40007168u\r
2429 #define CYDEV_PHUB_CH22_BASE 0x40007170u\r
2430 #define CYDEV_PHUB_CH22_SIZE 0x0000000cu\r
2431 #define CYREG_PHUB_CH22_BASIC_CFG 0x40007170u\r
2432 #define CYREG_PHUB_CH22_ACTION 0x40007174u\r
2433 #define CYREG_PHUB_CH22_BASIC_STATUS 0x40007178u\r
2434 #define CYDEV_PHUB_CH23_BASE 0x40007180u\r
2435 #define CYDEV_PHUB_CH23_SIZE 0x0000000cu\r
2436 #define CYREG_PHUB_CH23_BASIC_CFG 0x40007180u\r
2437 #define CYREG_PHUB_CH23_ACTION 0x40007184u\r
2438 #define CYREG_PHUB_CH23_BASIC_STATUS 0x40007188u\r
2439 #define CYDEV_PHUB_CFGMEM0_BASE 0x40007600u\r
2440 #define CYDEV_PHUB_CFGMEM0_SIZE 0x00000008u\r
2441 #define CYREG_PHUB_CFGMEM0_CFG0 0x40007600u\r
2442 #define CYREG_PHUB_CFGMEM0_CFG1 0x40007604u\r
2443 #define CYDEV_PHUB_CFGMEM1_BASE 0x40007608u\r
2444 #define CYDEV_PHUB_CFGMEM1_SIZE 0x00000008u\r
2445 #define CYREG_PHUB_CFGMEM1_CFG0 0x40007608u\r
2446 #define CYREG_PHUB_CFGMEM1_CFG1 0x4000760cu\r
2447 #define CYDEV_PHUB_CFGMEM2_BASE 0x40007610u\r
2448 #define CYDEV_PHUB_CFGMEM2_SIZE 0x00000008u\r
2449 #define CYREG_PHUB_CFGMEM2_CFG0 0x40007610u\r
2450 #define CYREG_PHUB_CFGMEM2_CFG1 0x40007614u\r
2451 #define CYDEV_PHUB_CFGMEM3_BASE 0x40007618u\r
2452 #define CYDEV_PHUB_CFGMEM3_SIZE 0x00000008u\r
2453 #define CYREG_PHUB_CFGMEM3_CFG0 0x40007618u\r
2454 #define CYREG_PHUB_CFGMEM3_CFG1 0x4000761cu\r
2455 #define CYDEV_PHUB_CFGMEM4_BASE 0x40007620u\r
2456 #define CYDEV_PHUB_CFGMEM4_SIZE 0x00000008u\r
2457 #define CYREG_PHUB_CFGMEM4_CFG0 0x40007620u\r
2458 #define CYREG_PHUB_CFGMEM4_CFG1 0x40007624u\r
2459 #define CYDEV_PHUB_CFGMEM5_BASE 0x40007628u\r
2460 #define CYDEV_PHUB_CFGMEM5_SIZE 0x00000008u\r
2461 #define CYREG_PHUB_CFGMEM5_CFG0 0x40007628u\r
2462 #define CYREG_PHUB_CFGMEM5_CFG1 0x4000762cu\r
2463 #define CYDEV_PHUB_CFGMEM6_BASE 0x40007630u\r
2464 #define CYDEV_PHUB_CFGMEM6_SIZE 0x00000008u\r
2465 #define CYREG_PHUB_CFGMEM6_CFG0 0x40007630u\r
2466 #define CYREG_PHUB_CFGMEM6_CFG1 0x40007634u\r
2467 #define CYDEV_PHUB_CFGMEM7_BASE 0x40007638u\r
2468 #define CYDEV_PHUB_CFGMEM7_SIZE 0x00000008u\r
2469 #define CYREG_PHUB_CFGMEM7_CFG0 0x40007638u\r
2470 #define CYREG_PHUB_CFGMEM7_CFG1 0x4000763cu\r
2471 #define CYDEV_PHUB_CFGMEM8_BASE 0x40007640u\r
2472 #define CYDEV_PHUB_CFGMEM8_SIZE 0x00000008u\r
2473 #define CYREG_PHUB_CFGMEM8_CFG0 0x40007640u\r
2474 #define CYREG_PHUB_CFGMEM8_CFG1 0x40007644u\r
2475 #define CYDEV_PHUB_CFGMEM9_BASE 0x40007648u\r
2476 #define CYDEV_PHUB_CFGMEM9_SIZE 0x00000008u\r
2477 #define CYREG_PHUB_CFGMEM9_CFG0 0x40007648u\r
2478 #define CYREG_PHUB_CFGMEM9_CFG1 0x4000764cu\r
2479 #define CYDEV_PHUB_CFGMEM10_BASE 0x40007650u\r
2480 #define CYDEV_PHUB_CFGMEM10_SIZE 0x00000008u\r
2481 #define CYREG_PHUB_CFGMEM10_CFG0 0x40007650u\r
2482 #define CYREG_PHUB_CFGMEM10_CFG1 0x40007654u\r
2483 #define CYDEV_PHUB_CFGMEM11_BASE 0x40007658u\r
2484 #define CYDEV_PHUB_CFGMEM11_SIZE 0x00000008u\r
2485 #define CYREG_PHUB_CFGMEM11_CFG0 0x40007658u\r
2486 #define CYREG_PHUB_CFGMEM11_CFG1 0x4000765cu\r
2487 #define CYDEV_PHUB_CFGMEM12_BASE 0x40007660u\r
2488 #define CYDEV_PHUB_CFGMEM12_SIZE 0x00000008u\r
2489 #define CYREG_PHUB_CFGMEM12_CFG0 0x40007660u\r
2490 #define CYREG_PHUB_CFGMEM12_CFG1 0x40007664u\r
2491 #define CYDEV_PHUB_CFGMEM13_BASE 0x40007668u\r
2492 #define CYDEV_PHUB_CFGMEM13_SIZE 0x00000008u\r
2493 #define CYREG_PHUB_CFGMEM13_CFG0 0x40007668u\r
2494 #define CYREG_PHUB_CFGMEM13_CFG1 0x4000766cu\r
2495 #define CYDEV_PHUB_CFGMEM14_BASE 0x40007670u\r
2496 #define CYDEV_PHUB_CFGMEM14_SIZE 0x00000008u\r
2497 #define CYREG_PHUB_CFGMEM14_CFG0 0x40007670u\r
2498 #define CYREG_PHUB_CFGMEM14_CFG1 0x40007674u\r
2499 #define CYDEV_PHUB_CFGMEM15_BASE 0x40007678u\r
2500 #define CYDEV_PHUB_CFGMEM15_SIZE 0x00000008u\r
2501 #define CYREG_PHUB_CFGMEM15_CFG0 0x40007678u\r
2502 #define CYREG_PHUB_CFGMEM15_CFG1 0x4000767cu\r
2503 #define CYDEV_PHUB_CFGMEM16_BASE 0x40007680u\r
2504 #define CYDEV_PHUB_CFGMEM16_SIZE 0x00000008u\r
2505 #define CYREG_PHUB_CFGMEM16_CFG0 0x40007680u\r
2506 #define CYREG_PHUB_CFGMEM16_CFG1 0x40007684u\r
2507 #define CYDEV_PHUB_CFGMEM17_BASE 0x40007688u\r
2508 #define CYDEV_PHUB_CFGMEM17_SIZE 0x00000008u\r
2509 #define CYREG_PHUB_CFGMEM17_CFG0 0x40007688u\r
2510 #define CYREG_PHUB_CFGMEM17_CFG1 0x4000768cu\r
2511 #define CYDEV_PHUB_CFGMEM18_BASE 0x40007690u\r
2512 #define CYDEV_PHUB_CFGMEM18_SIZE 0x00000008u\r
2513 #define CYREG_PHUB_CFGMEM18_CFG0 0x40007690u\r
2514 #define CYREG_PHUB_CFGMEM18_CFG1 0x40007694u\r
2515 #define CYDEV_PHUB_CFGMEM19_BASE 0x40007698u\r
2516 #define CYDEV_PHUB_CFGMEM19_SIZE 0x00000008u\r
2517 #define CYREG_PHUB_CFGMEM19_CFG0 0x40007698u\r
2518 #define CYREG_PHUB_CFGMEM19_CFG1 0x4000769cu\r
2519 #define CYDEV_PHUB_CFGMEM20_BASE 0x400076a0u\r
2520 #define CYDEV_PHUB_CFGMEM20_SIZE 0x00000008u\r
2521 #define CYREG_PHUB_CFGMEM20_CFG0 0x400076a0u\r
2522 #define CYREG_PHUB_CFGMEM20_CFG1 0x400076a4u\r
2523 #define CYDEV_PHUB_CFGMEM21_BASE 0x400076a8u\r
2524 #define CYDEV_PHUB_CFGMEM21_SIZE 0x00000008u\r
2525 #define CYREG_PHUB_CFGMEM21_CFG0 0x400076a8u\r
2526 #define CYREG_PHUB_CFGMEM21_CFG1 0x400076acu\r
2527 #define CYDEV_PHUB_CFGMEM22_BASE 0x400076b0u\r
2528 #define CYDEV_PHUB_CFGMEM22_SIZE 0x00000008u\r
2529 #define CYREG_PHUB_CFGMEM22_CFG0 0x400076b0u\r
2530 #define CYREG_PHUB_CFGMEM22_CFG1 0x400076b4u\r
2531 #define CYDEV_PHUB_CFGMEM23_BASE 0x400076b8u\r
2532 #define CYDEV_PHUB_CFGMEM23_SIZE 0x00000008u\r
2533 #define CYREG_PHUB_CFGMEM23_CFG0 0x400076b8u\r
2534 #define CYREG_PHUB_CFGMEM23_CFG1 0x400076bcu\r
2535 #define CYDEV_PHUB_TDMEM0_BASE 0x40007800u\r
2536 #define CYDEV_PHUB_TDMEM0_SIZE 0x00000008u\r
2537 #define CYREG_PHUB_TDMEM0_ORIG_TD0 0x40007800u\r
2538 #define CYREG_PHUB_TDMEM0_ORIG_TD1 0x40007804u\r
2539 #define CYDEV_PHUB_TDMEM1_BASE 0x40007808u\r
2540 #define CYDEV_PHUB_TDMEM1_SIZE 0x00000008u\r
2541 #define CYREG_PHUB_TDMEM1_ORIG_TD0 0x40007808u\r
2542 #define CYREG_PHUB_TDMEM1_ORIG_TD1 0x4000780cu\r
2543 #define CYDEV_PHUB_TDMEM2_BASE 0x40007810u\r
2544 #define CYDEV_PHUB_TDMEM2_SIZE 0x00000008u\r
2545 #define CYREG_PHUB_TDMEM2_ORIG_TD0 0x40007810u\r
2546 #define CYREG_PHUB_TDMEM2_ORIG_TD1 0x40007814u\r
2547 #define CYDEV_PHUB_TDMEM3_BASE 0x40007818u\r
2548 #define CYDEV_PHUB_TDMEM3_SIZE 0x00000008u\r
2549 #define CYREG_PHUB_TDMEM3_ORIG_TD0 0x40007818u\r
2550 #define CYREG_PHUB_TDMEM3_ORIG_TD1 0x4000781cu\r
2551 #define CYDEV_PHUB_TDMEM4_BASE 0x40007820u\r
2552 #define CYDEV_PHUB_TDMEM4_SIZE 0x00000008u\r
2553 #define CYREG_PHUB_TDMEM4_ORIG_TD0 0x40007820u\r
2554 #define CYREG_PHUB_TDMEM4_ORIG_TD1 0x40007824u\r
2555 #define CYDEV_PHUB_TDMEM5_BASE 0x40007828u\r
2556 #define CYDEV_PHUB_TDMEM5_SIZE 0x00000008u\r
2557 #define CYREG_PHUB_TDMEM5_ORIG_TD0 0x40007828u\r
2558 #define CYREG_PHUB_TDMEM5_ORIG_TD1 0x4000782cu\r
2559 #define CYDEV_PHUB_TDMEM6_BASE 0x40007830u\r
2560 #define CYDEV_PHUB_TDMEM6_SIZE 0x00000008u\r
2561 #define CYREG_PHUB_TDMEM6_ORIG_TD0 0x40007830u\r
2562 #define CYREG_PHUB_TDMEM6_ORIG_TD1 0x40007834u\r
2563 #define CYDEV_PHUB_TDMEM7_BASE 0x40007838u\r
2564 #define CYDEV_PHUB_TDMEM7_SIZE 0x00000008u\r
2565 #define CYREG_PHUB_TDMEM7_ORIG_TD0 0x40007838u\r
2566 #define CYREG_PHUB_TDMEM7_ORIG_TD1 0x4000783cu\r
2567 #define CYDEV_PHUB_TDMEM8_BASE 0x40007840u\r
2568 #define CYDEV_PHUB_TDMEM8_SIZE 0x00000008u\r
2569 #define CYREG_PHUB_TDMEM8_ORIG_TD0 0x40007840u\r
2570 #define CYREG_PHUB_TDMEM8_ORIG_TD1 0x40007844u\r
2571 #define CYDEV_PHUB_TDMEM9_BASE 0x40007848u\r
2572 #define CYDEV_PHUB_TDMEM9_SIZE 0x00000008u\r
2573 #define CYREG_PHUB_TDMEM9_ORIG_TD0 0x40007848u\r
2574 #define CYREG_PHUB_TDMEM9_ORIG_TD1 0x4000784cu\r
2575 #define CYDEV_PHUB_TDMEM10_BASE 0x40007850u\r
2576 #define CYDEV_PHUB_TDMEM10_SIZE 0x00000008u\r
2577 #define CYREG_PHUB_TDMEM10_ORIG_TD0 0x40007850u\r
2578 #define CYREG_PHUB_TDMEM10_ORIG_TD1 0x40007854u\r
2579 #define CYDEV_PHUB_TDMEM11_BASE 0x40007858u\r
2580 #define CYDEV_PHUB_TDMEM11_SIZE 0x00000008u\r
2581 #define CYREG_PHUB_TDMEM11_ORIG_TD0 0x40007858u\r
2582 #define CYREG_PHUB_TDMEM11_ORIG_TD1 0x4000785cu\r
2583 #define CYDEV_PHUB_TDMEM12_BASE 0x40007860u\r
2584 #define CYDEV_PHUB_TDMEM12_SIZE 0x00000008u\r
2585 #define CYREG_PHUB_TDMEM12_ORIG_TD0 0x40007860u\r
2586 #define CYREG_PHUB_TDMEM12_ORIG_TD1 0x40007864u\r
2587 #define CYDEV_PHUB_TDMEM13_BASE 0x40007868u\r
2588 #define CYDEV_PHUB_TDMEM13_SIZE 0x00000008u\r
2589 #define CYREG_PHUB_TDMEM13_ORIG_TD0 0x40007868u\r
2590 #define CYREG_PHUB_TDMEM13_ORIG_TD1 0x4000786cu\r
2591 #define CYDEV_PHUB_TDMEM14_BASE 0x40007870u\r
2592 #define CYDEV_PHUB_TDMEM14_SIZE 0x00000008u\r
2593 #define CYREG_PHUB_TDMEM14_ORIG_TD0 0x40007870u\r
2594 #define CYREG_PHUB_TDMEM14_ORIG_TD1 0x40007874u\r
2595 #define CYDEV_PHUB_TDMEM15_BASE 0x40007878u\r
2596 #define CYDEV_PHUB_TDMEM15_SIZE 0x00000008u\r
2597 #define CYREG_PHUB_TDMEM15_ORIG_TD0 0x40007878u\r
2598 #define CYREG_PHUB_TDMEM15_ORIG_TD1 0x4000787cu\r
2599 #define CYDEV_PHUB_TDMEM16_BASE 0x40007880u\r
2600 #define CYDEV_PHUB_TDMEM16_SIZE 0x00000008u\r
2601 #define CYREG_PHUB_TDMEM16_ORIG_TD0 0x40007880u\r
2602 #define CYREG_PHUB_TDMEM16_ORIG_TD1 0x40007884u\r
2603 #define CYDEV_PHUB_TDMEM17_BASE 0x40007888u\r
2604 #define CYDEV_PHUB_TDMEM17_SIZE 0x00000008u\r
2605 #define CYREG_PHUB_TDMEM17_ORIG_TD0 0x40007888u\r
2606 #define CYREG_PHUB_TDMEM17_ORIG_TD1 0x4000788cu\r
2607 #define CYDEV_PHUB_TDMEM18_BASE 0x40007890u\r
2608 #define CYDEV_PHUB_TDMEM18_SIZE 0x00000008u\r
2609 #define CYREG_PHUB_TDMEM18_ORIG_TD0 0x40007890u\r
2610 #define CYREG_PHUB_TDMEM18_ORIG_TD1 0x40007894u\r
2611 #define CYDEV_PHUB_TDMEM19_BASE 0x40007898u\r
2612 #define CYDEV_PHUB_TDMEM19_SIZE 0x00000008u\r
2613 #define CYREG_PHUB_TDMEM19_ORIG_TD0 0x40007898u\r
2614 #define CYREG_PHUB_TDMEM19_ORIG_TD1 0x4000789cu\r
2615 #define CYDEV_PHUB_TDMEM20_BASE 0x400078a0u\r
2616 #define CYDEV_PHUB_TDMEM20_SIZE 0x00000008u\r
2617 #define CYREG_PHUB_TDMEM20_ORIG_TD0 0x400078a0u\r
2618 #define CYREG_PHUB_TDMEM20_ORIG_TD1 0x400078a4u\r
2619 #define CYDEV_PHUB_TDMEM21_BASE 0x400078a8u\r
2620 #define CYDEV_PHUB_TDMEM21_SIZE 0x00000008u\r
2621 #define CYREG_PHUB_TDMEM21_ORIG_TD0 0x400078a8u\r
2622 #define CYREG_PHUB_TDMEM21_ORIG_TD1 0x400078acu\r
2623 #define CYDEV_PHUB_TDMEM22_BASE 0x400078b0u\r
2624 #define CYDEV_PHUB_TDMEM22_SIZE 0x00000008u\r
2625 #define CYREG_PHUB_TDMEM22_ORIG_TD0 0x400078b0u\r
2626 #define CYREG_PHUB_TDMEM22_ORIG_TD1 0x400078b4u\r
2627 #define CYDEV_PHUB_TDMEM23_BASE 0x400078b8u\r
2628 #define CYDEV_PHUB_TDMEM23_SIZE 0x00000008u\r
2629 #define CYREG_PHUB_TDMEM23_ORIG_TD0 0x400078b8u\r
2630 #define CYREG_PHUB_TDMEM23_ORIG_TD1 0x400078bcu\r
2631 #define CYDEV_PHUB_TDMEM24_BASE 0x400078c0u\r
2632 #define CYDEV_PHUB_TDMEM24_SIZE 0x00000008u\r
2633 #define CYREG_PHUB_TDMEM24_ORIG_TD0 0x400078c0u\r
2634 #define CYREG_PHUB_TDMEM24_ORIG_TD1 0x400078c4u\r
2635 #define CYDEV_PHUB_TDMEM25_BASE 0x400078c8u\r
2636 #define CYDEV_PHUB_TDMEM25_SIZE 0x00000008u\r
2637 #define CYREG_PHUB_TDMEM25_ORIG_TD0 0x400078c8u\r
2638 #define CYREG_PHUB_TDMEM25_ORIG_TD1 0x400078ccu\r
2639 #define CYDEV_PHUB_TDMEM26_BASE 0x400078d0u\r
2640 #define CYDEV_PHUB_TDMEM26_SIZE 0x00000008u\r
2641 #define CYREG_PHUB_TDMEM26_ORIG_TD0 0x400078d0u\r
2642 #define CYREG_PHUB_TDMEM26_ORIG_TD1 0x400078d4u\r
2643 #define CYDEV_PHUB_TDMEM27_BASE 0x400078d8u\r
2644 #define CYDEV_PHUB_TDMEM27_SIZE 0x00000008u\r
2645 #define CYREG_PHUB_TDMEM27_ORIG_TD0 0x400078d8u\r
2646 #define CYREG_PHUB_TDMEM27_ORIG_TD1 0x400078dcu\r
2647 #define CYDEV_PHUB_TDMEM28_BASE 0x400078e0u\r
2648 #define CYDEV_PHUB_TDMEM28_SIZE 0x00000008u\r
2649 #define CYREG_PHUB_TDMEM28_ORIG_TD0 0x400078e0u\r
2650 #define CYREG_PHUB_TDMEM28_ORIG_TD1 0x400078e4u\r
2651 #define CYDEV_PHUB_TDMEM29_BASE 0x400078e8u\r
2652 #define CYDEV_PHUB_TDMEM29_SIZE 0x00000008u\r
2653 #define CYREG_PHUB_TDMEM29_ORIG_TD0 0x400078e8u\r
2654 #define CYREG_PHUB_TDMEM29_ORIG_TD1 0x400078ecu\r
2655 #define CYDEV_PHUB_TDMEM30_BASE 0x400078f0u\r
2656 #define CYDEV_PHUB_TDMEM30_SIZE 0x00000008u\r
2657 #define CYREG_PHUB_TDMEM30_ORIG_TD0 0x400078f0u\r
2658 #define CYREG_PHUB_TDMEM30_ORIG_TD1 0x400078f4u\r
2659 #define CYDEV_PHUB_TDMEM31_BASE 0x400078f8u\r
2660 #define CYDEV_PHUB_TDMEM31_SIZE 0x00000008u\r
2661 #define CYREG_PHUB_TDMEM31_ORIG_TD0 0x400078f8u\r
2662 #define CYREG_PHUB_TDMEM31_ORIG_TD1 0x400078fcu\r
2663 #define CYDEV_PHUB_TDMEM32_BASE 0x40007900u\r
2664 #define CYDEV_PHUB_TDMEM32_SIZE 0x00000008u\r
2665 #define CYREG_PHUB_TDMEM32_ORIG_TD0 0x40007900u\r
2666 #define CYREG_PHUB_TDMEM32_ORIG_TD1 0x40007904u\r
2667 #define CYDEV_PHUB_TDMEM33_BASE 0x40007908u\r
2668 #define CYDEV_PHUB_TDMEM33_SIZE 0x00000008u\r
2669 #define CYREG_PHUB_TDMEM33_ORIG_TD0 0x40007908u\r
2670 #define CYREG_PHUB_TDMEM33_ORIG_TD1 0x4000790cu\r
2671 #define CYDEV_PHUB_TDMEM34_BASE 0x40007910u\r
2672 #define CYDEV_PHUB_TDMEM34_SIZE 0x00000008u\r
2673 #define CYREG_PHUB_TDMEM34_ORIG_TD0 0x40007910u\r
2674 #define CYREG_PHUB_TDMEM34_ORIG_TD1 0x40007914u\r
2675 #define CYDEV_PHUB_TDMEM35_BASE 0x40007918u\r
2676 #define CYDEV_PHUB_TDMEM35_SIZE 0x00000008u\r
2677 #define CYREG_PHUB_TDMEM35_ORIG_TD0 0x40007918u\r
2678 #define CYREG_PHUB_TDMEM35_ORIG_TD1 0x4000791cu\r
2679 #define CYDEV_PHUB_TDMEM36_BASE 0x40007920u\r
2680 #define CYDEV_PHUB_TDMEM36_SIZE 0x00000008u\r
2681 #define CYREG_PHUB_TDMEM36_ORIG_TD0 0x40007920u\r
2682 #define CYREG_PHUB_TDMEM36_ORIG_TD1 0x40007924u\r
2683 #define CYDEV_PHUB_TDMEM37_BASE 0x40007928u\r
2684 #define CYDEV_PHUB_TDMEM37_SIZE 0x00000008u\r
2685 #define CYREG_PHUB_TDMEM37_ORIG_TD0 0x40007928u\r
2686 #define CYREG_PHUB_TDMEM37_ORIG_TD1 0x4000792cu\r
2687 #define CYDEV_PHUB_TDMEM38_BASE 0x40007930u\r
2688 #define CYDEV_PHUB_TDMEM38_SIZE 0x00000008u\r
2689 #define CYREG_PHUB_TDMEM38_ORIG_TD0 0x40007930u\r
2690 #define CYREG_PHUB_TDMEM38_ORIG_TD1 0x40007934u\r
2691 #define CYDEV_PHUB_TDMEM39_BASE 0x40007938u\r
2692 #define CYDEV_PHUB_TDMEM39_SIZE 0x00000008u\r
2693 #define CYREG_PHUB_TDMEM39_ORIG_TD0 0x40007938u\r
2694 #define CYREG_PHUB_TDMEM39_ORIG_TD1 0x4000793cu\r
2695 #define CYDEV_PHUB_TDMEM40_BASE 0x40007940u\r
2696 #define CYDEV_PHUB_TDMEM40_SIZE 0x00000008u\r
2697 #define CYREG_PHUB_TDMEM40_ORIG_TD0 0x40007940u\r
2698 #define CYREG_PHUB_TDMEM40_ORIG_TD1 0x40007944u\r
2699 #define CYDEV_PHUB_TDMEM41_BASE 0x40007948u\r
2700 #define CYDEV_PHUB_TDMEM41_SIZE 0x00000008u\r
2701 #define CYREG_PHUB_TDMEM41_ORIG_TD0 0x40007948u\r
2702 #define CYREG_PHUB_TDMEM41_ORIG_TD1 0x4000794cu\r
2703 #define CYDEV_PHUB_TDMEM42_BASE 0x40007950u\r
2704 #define CYDEV_PHUB_TDMEM42_SIZE 0x00000008u\r
2705 #define CYREG_PHUB_TDMEM42_ORIG_TD0 0x40007950u\r
2706 #define CYREG_PHUB_TDMEM42_ORIG_TD1 0x40007954u\r
2707 #define CYDEV_PHUB_TDMEM43_BASE 0x40007958u\r
2708 #define CYDEV_PHUB_TDMEM43_SIZE 0x00000008u\r
2709 #define CYREG_PHUB_TDMEM43_ORIG_TD0 0x40007958u\r
2710 #define CYREG_PHUB_TDMEM43_ORIG_TD1 0x4000795cu\r
2711 #define CYDEV_PHUB_TDMEM44_BASE 0x40007960u\r
2712 #define CYDEV_PHUB_TDMEM44_SIZE 0x00000008u\r
2713 #define CYREG_PHUB_TDMEM44_ORIG_TD0 0x40007960u\r
2714 #define CYREG_PHUB_TDMEM44_ORIG_TD1 0x40007964u\r
2715 #define CYDEV_PHUB_TDMEM45_BASE 0x40007968u\r
2716 #define CYDEV_PHUB_TDMEM45_SIZE 0x00000008u\r
2717 #define CYREG_PHUB_TDMEM45_ORIG_TD0 0x40007968u\r
2718 #define CYREG_PHUB_TDMEM45_ORIG_TD1 0x4000796cu\r
2719 #define CYDEV_PHUB_TDMEM46_BASE 0x40007970u\r
2720 #define CYDEV_PHUB_TDMEM46_SIZE 0x00000008u\r
2721 #define CYREG_PHUB_TDMEM46_ORIG_TD0 0x40007970u\r
2722 #define CYREG_PHUB_TDMEM46_ORIG_TD1 0x40007974u\r
2723 #define CYDEV_PHUB_TDMEM47_BASE 0x40007978u\r
2724 #define CYDEV_PHUB_TDMEM47_SIZE 0x00000008u\r
2725 #define CYREG_PHUB_TDMEM47_ORIG_TD0 0x40007978u\r
2726 #define CYREG_PHUB_TDMEM47_ORIG_TD1 0x4000797cu\r
2727 #define CYDEV_PHUB_TDMEM48_BASE 0x40007980u\r
2728 #define CYDEV_PHUB_TDMEM48_SIZE 0x00000008u\r
2729 #define CYREG_PHUB_TDMEM48_ORIG_TD0 0x40007980u\r
2730 #define CYREG_PHUB_TDMEM48_ORIG_TD1 0x40007984u\r
2731 #define CYDEV_PHUB_TDMEM49_BASE 0x40007988u\r
2732 #define CYDEV_PHUB_TDMEM49_SIZE 0x00000008u\r
2733 #define CYREG_PHUB_TDMEM49_ORIG_TD0 0x40007988u\r
2734 #define CYREG_PHUB_TDMEM49_ORIG_TD1 0x4000798cu\r
2735 #define CYDEV_PHUB_TDMEM50_BASE 0x40007990u\r
2736 #define CYDEV_PHUB_TDMEM50_SIZE 0x00000008u\r
2737 #define CYREG_PHUB_TDMEM50_ORIG_TD0 0x40007990u\r
2738 #define CYREG_PHUB_TDMEM50_ORIG_TD1 0x40007994u\r
2739 #define CYDEV_PHUB_TDMEM51_BASE 0x40007998u\r
2740 #define CYDEV_PHUB_TDMEM51_SIZE 0x00000008u\r
2741 #define CYREG_PHUB_TDMEM51_ORIG_TD0 0x40007998u\r
2742 #define CYREG_PHUB_TDMEM51_ORIG_TD1 0x4000799cu\r
2743 #define CYDEV_PHUB_TDMEM52_BASE 0x400079a0u\r
2744 #define CYDEV_PHUB_TDMEM52_SIZE 0x00000008u\r
2745 #define CYREG_PHUB_TDMEM52_ORIG_TD0 0x400079a0u\r
2746 #define CYREG_PHUB_TDMEM52_ORIG_TD1 0x400079a4u\r
2747 #define CYDEV_PHUB_TDMEM53_BASE 0x400079a8u\r
2748 #define CYDEV_PHUB_TDMEM53_SIZE 0x00000008u\r
2749 #define CYREG_PHUB_TDMEM53_ORIG_TD0 0x400079a8u\r
2750 #define CYREG_PHUB_TDMEM53_ORIG_TD1 0x400079acu\r
2751 #define CYDEV_PHUB_TDMEM54_BASE 0x400079b0u\r
2752 #define CYDEV_PHUB_TDMEM54_SIZE 0x00000008u\r
2753 #define CYREG_PHUB_TDMEM54_ORIG_TD0 0x400079b0u\r
2754 #define CYREG_PHUB_TDMEM54_ORIG_TD1 0x400079b4u\r
2755 #define CYDEV_PHUB_TDMEM55_BASE 0x400079b8u\r
2756 #define CYDEV_PHUB_TDMEM55_SIZE 0x00000008u\r
2757 #define CYREG_PHUB_TDMEM55_ORIG_TD0 0x400079b8u\r
2758 #define CYREG_PHUB_TDMEM55_ORIG_TD1 0x400079bcu\r
2759 #define CYDEV_PHUB_TDMEM56_BASE 0x400079c0u\r
2760 #define CYDEV_PHUB_TDMEM56_SIZE 0x00000008u\r
2761 #define CYREG_PHUB_TDMEM56_ORIG_TD0 0x400079c0u\r
2762 #define CYREG_PHUB_TDMEM56_ORIG_TD1 0x400079c4u\r
2763 #define CYDEV_PHUB_TDMEM57_BASE 0x400079c8u\r
2764 #define CYDEV_PHUB_TDMEM57_SIZE 0x00000008u\r
2765 #define CYREG_PHUB_TDMEM57_ORIG_TD0 0x400079c8u\r
2766 #define CYREG_PHUB_TDMEM57_ORIG_TD1 0x400079ccu\r
2767 #define CYDEV_PHUB_TDMEM58_BASE 0x400079d0u\r
2768 #define CYDEV_PHUB_TDMEM58_SIZE 0x00000008u\r
2769 #define CYREG_PHUB_TDMEM58_ORIG_TD0 0x400079d0u\r
2770 #define CYREG_PHUB_TDMEM58_ORIG_TD1 0x400079d4u\r
2771 #define CYDEV_PHUB_TDMEM59_BASE 0x400079d8u\r
2772 #define CYDEV_PHUB_TDMEM59_SIZE 0x00000008u\r
2773 #define CYREG_PHUB_TDMEM59_ORIG_TD0 0x400079d8u\r
2774 #define CYREG_PHUB_TDMEM59_ORIG_TD1 0x400079dcu\r
2775 #define CYDEV_PHUB_TDMEM60_BASE 0x400079e0u\r
2776 #define CYDEV_PHUB_TDMEM60_SIZE 0x00000008u\r
2777 #define CYREG_PHUB_TDMEM60_ORIG_TD0 0x400079e0u\r
2778 #define CYREG_PHUB_TDMEM60_ORIG_TD1 0x400079e4u\r
2779 #define CYDEV_PHUB_TDMEM61_BASE 0x400079e8u\r
2780 #define CYDEV_PHUB_TDMEM61_SIZE 0x00000008u\r
2781 #define CYREG_PHUB_TDMEM61_ORIG_TD0 0x400079e8u\r
2782 #define CYREG_PHUB_TDMEM61_ORIG_TD1 0x400079ecu\r
2783 #define CYDEV_PHUB_TDMEM62_BASE 0x400079f0u\r
2784 #define CYDEV_PHUB_TDMEM62_SIZE 0x00000008u\r
2785 #define CYREG_PHUB_TDMEM62_ORIG_TD0 0x400079f0u\r
2786 #define CYREG_PHUB_TDMEM62_ORIG_TD1 0x400079f4u\r
2787 #define CYDEV_PHUB_TDMEM63_BASE 0x400079f8u\r
2788 #define CYDEV_PHUB_TDMEM63_SIZE 0x00000008u\r
2789 #define CYREG_PHUB_TDMEM63_ORIG_TD0 0x400079f8u\r
2790 #define CYREG_PHUB_TDMEM63_ORIG_TD1 0x400079fcu\r
2791 #define CYDEV_PHUB_TDMEM64_BASE 0x40007a00u\r
2792 #define CYDEV_PHUB_TDMEM64_SIZE 0x00000008u\r
2793 #define CYREG_PHUB_TDMEM64_ORIG_TD0 0x40007a00u\r
2794 #define CYREG_PHUB_TDMEM64_ORIG_TD1 0x40007a04u\r
2795 #define CYDEV_PHUB_TDMEM65_BASE 0x40007a08u\r
2796 #define CYDEV_PHUB_TDMEM65_SIZE 0x00000008u\r
2797 #define CYREG_PHUB_TDMEM65_ORIG_TD0 0x40007a08u\r
2798 #define CYREG_PHUB_TDMEM65_ORIG_TD1 0x40007a0cu\r
2799 #define CYDEV_PHUB_TDMEM66_BASE 0x40007a10u\r
2800 #define CYDEV_PHUB_TDMEM66_SIZE 0x00000008u\r
2801 #define CYREG_PHUB_TDMEM66_ORIG_TD0 0x40007a10u\r
2802 #define CYREG_PHUB_TDMEM66_ORIG_TD1 0x40007a14u\r
2803 #define CYDEV_PHUB_TDMEM67_BASE 0x40007a18u\r
2804 #define CYDEV_PHUB_TDMEM67_SIZE 0x00000008u\r
2805 #define CYREG_PHUB_TDMEM67_ORIG_TD0 0x40007a18u\r
2806 #define CYREG_PHUB_TDMEM67_ORIG_TD1 0x40007a1cu\r
2807 #define CYDEV_PHUB_TDMEM68_BASE 0x40007a20u\r
2808 #define CYDEV_PHUB_TDMEM68_SIZE 0x00000008u\r
2809 #define CYREG_PHUB_TDMEM68_ORIG_TD0 0x40007a20u\r
2810 #define CYREG_PHUB_TDMEM68_ORIG_TD1 0x40007a24u\r
2811 #define CYDEV_PHUB_TDMEM69_BASE 0x40007a28u\r
2812 #define CYDEV_PHUB_TDMEM69_SIZE 0x00000008u\r
2813 #define CYREG_PHUB_TDMEM69_ORIG_TD0 0x40007a28u\r
2814 #define CYREG_PHUB_TDMEM69_ORIG_TD1 0x40007a2cu\r
2815 #define CYDEV_PHUB_TDMEM70_BASE 0x40007a30u\r
2816 #define CYDEV_PHUB_TDMEM70_SIZE 0x00000008u\r
2817 #define CYREG_PHUB_TDMEM70_ORIG_TD0 0x40007a30u\r
2818 #define CYREG_PHUB_TDMEM70_ORIG_TD1 0x40007a34u\r
2819 #define CYDEV_PHUB_TDMEM71_BASE 0x40007a38u\r
2820 #define CYDEV_PHUB_TDMEM71_SIZE 0x00000008u\r
2821 #define CYREG_PHUB_TDMEM71_ORIG_TD0 0x40007a38u\r
2822 #define CYREG_PHUB_TDMEM71_ORIG_TD1 0x40007a3cu\r
2823 #define CYDEV_PHUB_TDMEM72_BASE 0x40007a40u\r
2824 #define CYDEV_PHUB_TDMEM72_SIZE 0x00000008u\r
2825 #define CYREG_PHUB_TDMEM72_ORIG_TD0 0x40007a40u\r
2826 #define CYREG_PHUB_TDMEM72_ORIG_TD1 0x40007a44u\r
2827 #define CYDEV_PHUB_TDMEM73_BASE 0x40007a48u\r
2828 #define CYDEV_PHUB_TDMEM73_SIZE 0x00000008u\r
2829 #define CYREG_PHUB_TDMEM73_ORIG_TD0 0x40007a48u\r
2830 #define CYREG_PHUB_TDMEM73_ORIG_TD1 0x40007a4cu\r
2831 #define CYDEV_PHUB_TDMEM74_BASE 0x40007a50u\r
2832 #define CYDEV_PHUB_TDMEM74_SIZE 0x00000008u\r
2833 #define CYREG_PHUB_TDMEM74_ORIG_TD0 0x40007a50u\r
2834 #define CYREG_PHUB_TDMEM74_ORIG_TD1 0x40007a54u\r
2835 #define CYDEV_PHUB_TDMEM75_BASE 0x40007a58u\r
2836 #define CYDEV_PHUB_TDMEM75_SIZE 0x00000008u\r
2837 #define CYREG_PHUB_TDMEM75_ORIG_TD0 0x40007a58u\r
2838 #define CYREG_PHUB_TDMEM75_ORIG_TD1 0x40007a5cu\r
2839 #define CYDEV_PHUB_TDMEM76_BASE 0x40007a60u\r
2840 #define CYDEV_PHUB_TDMEM76_SIZE 0x00000008u\r
2841 #define CYREG_PHUB_TDMEM76_ORIG_TD0 0x40007a60u\r
2842 #define CYREG_PHUB_TDMEM76_ORIG_TD1 0x40007a64u\r
2843 #define CYDEV_PHUB_TDMEM77_BASE 0x40007a68u\r
2844 #define CYDEV_PHUB_TDMEM77_SIZE 0x00000008u\r
2845 #define CYREG_PHUB_TDMEM77_ORIG_TD0 0x40007a68u\r
2846 #define CYREG_PHUB_TDMEM77_ORIG_TD1 0x40007a6cu\r
2847 #define CYDEV_PHUB_TDMEM78_BASE 0x40007a70u\r
2848 #define CYDEV_PHUB_TDMEM78_SIZE 0x00000008u\r
2849 #define CYREG_PHUB_TDMEM78_ORIG_TD0 0x40007a70u\r
2850 #define CYREG_PHUB_TDMEM78_ORIG_TD1 0x40007a74u\r
2851 #define CYDEV_PHUB_TDMEM79_BASE 0x40007a78u\r
2852 #define CYDEV_PHUB_TDMEM79_SIZE 0x00000008u\r
2853 #define CYREG_PHUB_TDMEM79_ORIG_TD0 0x40007a78u\r
2854 #define CYREG_PHUB_TDMEM79_ORIG_TD1 0x40007a7cu\r
2855 #define CYDEV_PHUB_TDMEM80_BASE 0x40007a80u\r
2856 #define CYDEV_PHUB_TDMEM80_SIZE 0x00000008u\r
2857 #define CYREG_PHUB_TDMEM80_ORIG_TD0 0x40007a80u\r
2858 #define CYREG_PHUB_TDMEM80_ORIG_TD1 0x40007a84u\r
2859 #define CYDEV_PHUB_TDMEM81_BASE 0x40007a88u\r
2860 #define CYDEV_PHUB_TDMEM81_SIZE 0x00000008u\r
2861 #define CYREG_PHUB_TDMEM81_ORIG_TD0 0x40007a88u\r
2862 #define CYREG_PHUB_TDMEM81_ORIG_TD1 0x40007a8cu\r
2863 #define CYDEV_PHUB_TDMEM82_BASE 0x40007a90u\r
2864 #define CYDEV_PHUB_TDMEM82_SIZE 0x00000008u\r
2865 #define CYREG_PHUB_TDMEM82_ORIG_TD0 0x40007a90u\r
2866 #define CYREG_PHUB_TDMEM82_ORIG_TD1 0x40007a94u\r
2867 #define CYDEV_PHUB_TDMEM83_BASE 0x40007a98u\r
2868 #define CYDEV_PHUB_TDMEM83_SIZE 0x00000008u\r
2869 #define CYREG_PHUB_TDMEM83_ORIG_TD0 0x40007a98u\r
2870 #define CYREG_PHUB_TDMEM83_ORIG_TD1 0x40007a9cu\r
2871 #define CYDEV_PHUB_TDMEM84_BASE 0x40007aa0u\r
2872 #define CYDEV_PHUB_TDMEM84_SIZE 0x00000008u\r
2873 #define CYREG_PHUB_TDMEM84_ORIG_TD0 0x40007aa0u\r
2874 #define CYREG_PHUB_TDMEM84_ORIG_TD1 0x40007aa4u\r
2875 #define CYDEV_PHUB_TDMEM85_BASE 0x40007aa8u\r
2876 #define CYDEV_PHUB_TDMEM85_SIZE 0x00000008u\r
2877 #define CYREG_PHUB_TDMEM85_ORIG_TD0 0x40007aa8u\r
2878 #define CYREG_PHUB_TDMEM85_ORIG_TD1 0x40007aacu\r
2879 #define CYDEV_PHUB_TDMEM86_BASE 0x40007ab0u\r
2880 #define CYDEV_PHUB_TDMEM86_SIZE 0x00000008u\r
2881 #define CYREG_PHUB_TDMEM86_ORIG_TD0 0x40007ab0u\r
2882 #define CYREG_PHUB_TDMEM86_ORIG_TD1 0x40007ab4u\r
2883 #define CYDEV_PHUB_TDMEM87_BASE 0x40007ab8u\r
2884 #define CYDEV_PHUB_TDMEM87_SIZE 0x00000008u\r
2885 #define CYREG_PHUB_TDMEM87_ORIG_TD0 0x40007ab8u\r
2886 #define CYREG_PHUB_TDMEM87_ORIG_TD1 0x40007abcu\r
2887 #define CYDEV_PHUB_TDMEM88_BASE 0x40007ac0u\r
2888 #define CYDEV_PHUB_TDMEM88_SIZE 0x00000008u\r
2889 #define CYREG_PHUB_TDMEM88_ORIG_TD0 0x40007ac0u\r
2890 #define CYREG_PHUB_TDMEM88_ORIG_TD1 0x40007ac4u\r
2891 #define CYDEV_PHUB_TDMEM89_BASE 0x40007ac8u\r
2892 #define CYDEV_PHUB_TDMEM89_SIZE 0x00000008u\r
2893 #define CYREG_PHUB_TDMEM89_ORIG_TD0 0x40007ac8u\r
2894 #define CYREG_PHUB_TDMEM89_ORIG_TD1 0x40007accu\r
2895 #define CYDEV_PHUB_TDMEM90_BASE 0x40007ad0u\r
2896 #define CYDEV_PHUB_TDMEM90_SIZE 0x00000008u\r
2897 #define CYREG_PHUB_TDMEM90_ORIG_TD0 0x40007ad0u\r
2898 #define CYREG_PHUB_TDMEM90_ORIG_TD1 0x40007ad4u\r
2899 #define CYDEV_PHUB_TDMEM91_BASE 0x40007ad8u\r
2900 #define CYDEV_PHUB_TDMEM91_SIZE 0x00000008u\r
2901 #define CYREG_PHUB_TDMEM91_ORIG_TD0 0x40007ad8u\r
2902 #define CYREG_PHUB_TDMEM91_ORIG_TD1 0x40007adcu\r
2903 #define CYDEV_PHUB_TDMEM92_BASE 0x40007ae0u\r
2904 #define CYDEV_PHUB_TDMEM92_SIZE 0x00000008u\r
2905 #define CYREG_PHUB_TDMEM92_ORIG_TD0 0x40007ae0u\r
2906 #define CYREG_PHUB_TDMEM92_ORIG_TD1 0x40007ae4u\r
2907 #define CYDEV_PHUB_TDMEM93_BASE 0x40007ae8u\r
2908 #define CYDEV_PHUB_TDMEM93_SIZE 0x00000008u\r
2909 #define CYREG_PHUB_TDMEM93_ORIG_TD0 0x40007ae8u\r
2910 #define CYREG_PHUB_TDMEM93_ORIG_TD1 0x40007aecu\r
2911 #define CYDEV_PHUB_TDMEM94_BASE 0x40007af0u\r
2912 #define CYDEV_PHUB_TDMEM94_SIZE 0x00000008u\r
2913 #define CYREG_PHUB_TDMEM94_ORIG_TD0 0x40007af0u\r
2914 #define CYREG_PHUB_TDMEM94_ORIG_TD1 0x40007af4u\r
2915 #define CYDEV_PHUB_TDMEM95_BASE 0x40007af8u\r
2916 #define CYDEV_PHUB_TDMEM95_SIZE 0x00000008u\r
2917 #define CYREG_PHUB_TDMEM95_ORIG_TD0 0x40007af8u\r
2918 #define CYREG_PHUB_TDMEM95_ORIG_TD1 0x40007afcu\r
2919 #define CYDEV_PHUB_TDMEM96_BASE 0x40007b00u\r
2920 #define CYDEV_PHUB_TDMEM96_SIZE 0x00000008u\r
2921 #define CYREG_PHUB_TDMEM96_ORIG_TD0 0x40007b00u\r
2922 #define CYREG_PHUB_TDMEM96_ORIG_TD1 0x40007b04u\r
2923 #define CYDEV_PHUB_TDMEM97_BASE 0x40007b08u\r