Force unit-attention-condition off for pre-SCSI2 hosts
[SCSI2SD-V6.git] / software / SCSI2SD / USB_Bootloader.cydsn / USB_Bootloader.rpt
index 7a8943b..3b14907 100755 (executable)
@@ -1,13 +1,13 @@
-Loading plugins phase: Elapsed time ==> 0s.500ms\r
-Initializing data phase: Elapsed time ==> 3s.890ms\r
+Loading plugins phase: Elapsed time ==> 0s.481ms\r
+Initializing data phase: Elapsed time ==> 3s.796ms\r
 <CYPRESSTAG name="CyDsfit arguments...">\r
 cydsfit arguments: -.fdsnotice -.fdswarpdepfile=warp_dependencies.txt -.fdselabdepfile=elab_dependencies.txt -.fdsbldfile=generated_files.txt -p W:\SCSI2SD\software\SCSI2SD\USB_Bootloader.cydsn\USB_Bootloader.cyprj -d CY8C5267AXI-LP051 -s W:\SCSI2SD\software\SCSI2SD\USB_Bootloader.cydsn\Generated_Source\PSoC5 -- -yv2 -v3 -ygs -q10 -o2 -.fftcfgtype=LE</CYPRESSTAG>\r
 <CYPRESSTAG name="Design elaboration results...">\r
 </CYPRESSTAG>\r
-Elaboration phase: Elapsed time ==> 7s.406ms\r
+Elaboration phase: Elapsed time ==> 7s.874ms\r
 <CYPRESSTAG name="HDL generation results...">\r
 </CYPRESSTAG>\r
-HDL generation phase: Elapsed time ==> 0s.109ms\r
+HDL generation phase: Elapsed time ==> 0s.173ms\r
 <CYPRESSTAG name="Synthesis results...">\r
 \r
      | | | | | | |\r
@@ -41,7 +41,7 @@ Options  :    -yv2 -v3 -ygs -q10 -o2 -.fftcfgtype=LE -ya -.fftprj=W:\SCSI2SD\sof
 ======================================================================\r
 \r
 vlogfe V6.3 IR 41:  Verilog parser\r
-Sat Mar 22 22:32:47 2014\r
+Wed Apr 16 21:15:58 2014\r
 \r
 \r
 ======================================================================\r
@@ -51,7 +51,7 @@ Options  :    -yv2 -q10 USB_Bootloader.v
 ======================================================================\r
 \r
 vpp V6.3 IR 41:  Verilog Pre-Processor\r
-Sat Mar 22 22:32:47 2014\r
+Wed Apr 16 21:15:59 2014\r
 \r
 \r
 vpp:  No errors.\r
@@ -80,7 +80,7 @@ Options  :    -yv2 -v3 -ygs -q10 -o2 -.fftcfgtype=LE -ya -.fftprj=W:\SCSI2SD\sof
 ======================================================================\r
 \r
 tovif V6.3 IR 41:  High-level synthesis\r
-Sat Mar 22 22:32:47 2014\r
+Wed Apr 16 21:15:59 2014\r
 \r
 Linking 'C:\Program Files (x86)\Cypress\PSoC Creator\3.0\PSoC Creator\warp\lib\common\std.vhd'.\r
 Linking 'C:\Program Files (x86)\Cypress\PSoC Creator\3.0\PSoC Creator\warp\lib\common\cypress.vhd'.\r
@@ -104,7 +104,7 @@ Options  :    -yv2 -v3 -ygs -q10 -o2 -.fftcfgtype=LE -ya -.fftprj=W:\SCSI2SD\sof
 ======================================================================\r
 \r
 topld V6.3 IR 41:  Synthesis and optimization\r
-Sat Mar 22 22:32:48 2014\r
+Wed Apr 16 21:16:00 2014\r
 \r
 Linking 'C:\Program Files (x86)\Cypress\PSoC Creator\3.0\PSoC Creator\warp\lib\common\std.vhd'.\r
 Linking 'C:\Program Files (x86)\Cypress\PSoC Creator\3.0\PSoC Creator\warp\lib\common\cypress.vhd'.\r
@@ -204,10 +204,10 @@ CYPRESS_DIR    : C:\Program Files (x86)\Cypress\PSoC Creator\3.0\PSoC Creator\wa
 Warp Program   : C:\Program Files (x86)\Cypress\PSoC Creator\3.0\PSoC Creator\warp\bin/warp.exe\r
 Warp Arguments : -yv2 -v3 -ygs -q10 -o2 -.fftcfgtype=LE -ya -.fftprj=W:\SCSI2SD\software\SCSI2SD\USB_Bootloader.cydsn\USB_Bootloader.cyprj -dcpsoc3 USB_Bootloader.v -verilog\r
 </CYPRESSTAG>\r
-Warp synthesis phase: Elapsed time ==> 1s.468ms\r
+Warp synthesis phase: Elapsed time ==> 2s.967ms\r
 <CYPRESSTAG name="Fitter results...">\r
 <CYPRESSTAG name="Fitter startup details...">\r
-cyp3fit: V3.0.0.1539, Family: PSoC3, Started at: Saturday, 22 March 2014 22:32:48\r
+cyp3fit: V3.0.0.1539, Family: PSoC3, Started at: Wednesday, 16 April 2014 21:16:01\r
 Options: -yv2 -v3 -ygs -q10 -o2 -.fftcfgtype=LE -ya -.fftprj=W:\SCSI2SD\software\SCSI2SD\USB_Bootloader.cydsn\USB_Bootloader.cyprj -d CY8C5267AXI-LP051 USB_Bootloader.v -verilog\r
 </CYPRESSTAG>\r
 <CYPRESSTAG name="Design parsing">\r
@@ -951,7 +951,7 @@ Design Equations
             Input Sync needed: True\r
             Output Sync needed: False\r
             SC shield enabled: False\r
-            POR State: INP_DIS_LO\r
+            POR State: ANY\r
             LCD Mode: COMMON\r
             Register Mode: RegComb\r
             CaSense Mode: NEITHER\r
@@ -989,7 +989,7 @@ Design Equations
             Input Sync needed: True\r
             Output Sync needed: False\r
             SC shield enabled: False\r
-            POR State: INP_DIS_LO\r
+            POR State: ANY\r
             LCD Mode: COMMON\r
             Register Mode: RegComb\r
             CaSense Mode: NEITHER\r
@@ -1027,7 +1027,7 @@ Design Equations
             Input Sync needed: True\r
             Output Sync needed: False\r
             SC shield enabled: False\r
-            POR State: INP_DIS_LO\r
+            POR State: ANY\r
             LCD Mode: COMMON\r
             Register Mode: RegComb\r
             CaSense Mode: NEITHER\r
@@ -1065,7 +1065,7 @@ Design Equations
             Input Sync needed: True\r
             Output Sync needed: False\r
             SC shield enabled: False\r
-            POR State: INP_DIS_LO\r
+            POR State: ANY\r
             LCD Mode: COMMON\r
             Register Mode: RegComb\r
             CaSense Mode: NEITHER\r
@@ -1103,7 +1103,7 @@ Design Equations
             Input Sync needed: True\r
             Output Sync needed: False\r
             SC shield enabled: False\r
-            POR State: INP_DIS_LO\r
+            POR State: ANY\r
             LCD Mode: COMMON\r
             Register Mode: RegComb\r
             CaSense Mode: NEITHER\r
@@ -1314,8 +1314,8 @@ EMIF Fixed Blocks             :    0 :    1 :    1 :   0.00%
 LPF Fixed Blocks              :    0 :    2 :    2 :   0.00%\r
 SAR Fixed Blocks              :    0 :    1 :    1 :   0.00%\r
 </CYPRESSTAG>\r
-Technology Mapping: Elapsed time ==> 0s.030ms\r
-Tech mapping phase: Elapsed time ==> 0s.265ms\r
+Technology Mapping: Elapsed time ==> 0s.015ms\r
+Tech mapping phase: Elapsed time ==> 0s.281ms\r
 </CYPRESSTAG>\r
 <CYPRESSTAG name="Analog Placement">\r
 Initial Analog Placement Results:\r
@@ -1363,12 +1363,12 @@ Dump of CyP35AnalogRoutingResultsDB
 IsVddaHalfUsedForComp = False\r
 IsVddaHalfUsedForSar0 = False\r
 IsVddaHalfUsedForSar1 = False\r
-Analog Code Generation phase: Elapsed time ==> 1s.000ms\r
+Analog Code Generation phase: Elapsed time ==> 1s.031ms\r
 </CYPRESSTAG>\r
 <CYPRESSTAG name="Digital Placement">\r
 <CYPRESSTAG name="Detailed placement messages">\r
 I2659: No Constrained paths were found. The placer will run in non-timing driven mode.\r
-I2076: Total run-time: 1.2 sec.\r
+I2076: Total run-time: 1.6 sec.\r
 \r
 </CYPRESSTAG>\r
 <CYPRESSTAG name="PLD Packing">\r
@@ -1382,7 +1382,7 @@ PLD Packing: Elapsed time ==> 0s.000ms
 Initial Partitioning Summary not displayed at this verbose level.</CYPRESSTAG>\r
 <CYPRESSTAG name="Final Partitioning Summary">\r
 Final Partitioning Summary not displayed at this verbose level.</CYPRESSTAG>\r
-Partitioning: Elapsed time ==> 0s.093ms\r
+Partitioning: Elapsed time ==> 0s.077ms\r
 </CYPRESSTAG>\r
 <CYPRESSTAG name="Simulated Annealing">\r
 Annealing: Elapsed time ==> 0s.000ms\r
@@ -1825,7 +1825,7 @@ Pin : Name = SD_PULLUP(0)
         Input Sync needed: True\r
         Output Sync needed: False\r
         SC shield enabled: False\r
-        POR State: INP_DIS_LO\r
+        POR State: ANY\r
         LCD Mode: COMMON\r
         Register Mode: RegComb\r
         CaSense Mode: NEITHER\r
@@ -1864,7 +1864,7 @@ Pin : Name = SD_PULLUP(1)
         Input Sync needed: True\r
         Output Sync needed: False\r
         SC shield enabled: False\r
-        POR State: INP_DIS_LO\r
+        POR State: ANY\r
         LCD Mode: COMMON\r
         Register Mode: RegComb\r
         CaSense Mode: NEITHER\r
@@ -1903,7 +1903,7 @@ Pin : Name = SD_PULLUP(2)
         Input Sync needed: True\r
         Output Sync needed: False\r
         SC shield enabled: False\r
-        POR State: INP_DIS_LO\r
+        POR State: ANY\r
         LCD Mode: COMMON\r
         Register Mode: RegComb\r
         CaSense Mode: NEITHER\r
@@ -1942,7 +1942,7 @@ Pin : Name = SD_PULLUP(3)
         Input Sync needed: True\r
         Output Sync needed: False\r
         SC shield enabled: False\r
-        POR State: INP_DIS_LO\r
+        POR State: ANY\r
         LCD Mode: COMMON\r
         Register Mode: RegComb\r
         CaSense Mode: NEITHER\r
@@ -1981,7 +1981,7 @@ Pin : Name = SD_PULLUP(4)
         Input Sync needed: True\r
         Output Sync needed: False\r
         SC shield enabled: False\r
-        POR State: INP_DIS_LO\r
+        POR State: ANY\r
         LCD Mode: COMMON\r
         Register Mode: RegComb\r
         CaSense Mode: NEITHER\r
@@ -2664,22 +2664,22 @@ Port | Pin | Fixed |      Type |       Drive Mode |            Name | Connection
 </CYPRESSTAG>\r
 </CYPRESSTAG>\r
 </CYPRESSTAG>\r
-Digital component placer commit/Report: Elapsed time ==> 0s.014ms\r
-Digital Placement phase: Elapsed time ==> 2s.172ms\r
+Digital component placer commit/Report: Elapsed time ==> 0s.017ms\r
+Digital Placement phase: Elapsed time ==> 2s.641ms\r
 </CYPRESSTAG>\r
 <CYPRESSTAG name="Digital Routing">\r
 Routing successful.\r
-Digital Routing phase: Elapsed time ==> 3s.093ms\r
+Digital Routing phase: Elapsed time ==> 3s.404ms\r
 </CYPRESSTAG>\r
 <CYPRESSTAG name="Bitstream and API generation">\r
-Bitstream and API generation phase: Elapsed time ==> 0s.702ms\r
+Bitstream and API generation phase: Elapsed time ==> 0s.796ms\r
 </CYPRESSTAG>\r
 <CYPRESSTAG name="Bitstream verification">\r
-Bitstream verification phase: Elapsed time ==> 0s.140ms\r
+Bitstream verification phase: Elapsed time ==> 0s.171ms\r
 </CYPRESSTAG>\r
 <CYPRESSTAG name="Static timing analysis">\r
 Timing report is in USB_Bootloader_timing.html.\r
-Static timing analysis phase: Elapsed time ==> 0s.719ms\r
+Static timing analysis phase: Elapsed time ==> 0s.812ms\r
 </CYPRESSTAG>\r
 <CYPRESSTAG name="Data reporting">\r
 Data reporting phase: Elapsed time ==> 0s.000ms\r
@@ -2687,9 +2687,9 @@ Data reporting phase: Elapsed time ==> 0s.000ms
 <CYPRESSTAG name="Database update...">\r
 Design database save phase: Elapsed time ==> 0s.406ms\r
 </CYPRESSTAG>\r
-cydsfit: Elapsed time ==> 8s.765ms\r
+cydsfit: Elapsed time ==> 9s.781ms\r
 </CYPRESSTAG>\r
-Fitter phase: Elapsed time ==> 8s.859ms\r
-API generation phase: Elapsed time ==> 3s.296ms\r
-Dependency generation phase: Elapsed time ==> 0s.016ms\r
-Cleanup phase: Elapsed time ==> 0s.047ms\r
+Fitter phase: Elapsed time ==> 9s.859ms\r
+API generation phase: Elapsed time ==> 4s.706ms\r
+Dependency generation phase: Elapsed time ==> 0s.028ms\r
+Cleanup phase: Elapsed time ==> 0s.063ms\r